專利名稱：固體成像器件及其制造方法
技術領域：
本發(fā)明涉及固體成像器件(solid-state imaging device)及其制造方 法，特別涉及CMOS型的放大型固體成像器件的半導體襯底的構造、 劃片(dicing)區(qū)域的構造，例如被用于數(shù)字照相機等。
背景技術：
CMOS型的放大型固體成像器件(以下稱為CMOS圖像傳感器) 的特征是單一電源，例如3V左右的低電壓驅(qū)動，例如50mW左右的低 消耗電力。在該器件中，在半導體襯底上形成多個由光電變換元件和多 個晶體管構成的像素而被多像素化。各像素具有以下的放大功能根據(jù) 由光電變換元件產(chǎn)生的信號電荷對信號電荷積蓄部的電位進行調(diào)制，根 據(jù)該調(diào)制后的電位調(diào)制像素內(nèi)部的放大晶體管。
在現(xiàn)有的CMOS圖像傳感器中，作為半導體襯底，使用在雜質(zhì)濃 度高的P+襯底的表面?zhèn)葘盈B了 5~10jim左右的雜質(zhì)濃度低的P外延層 的P/P+襯底。使用P/P+襯底的理由是因為在襯底的深位置，雜質(zhì)濃 度高的部分(P+襯底)的載流子(電子)的壽命時間短。具體地說，即 使向作為光電變換元件的光電二極管照射強光而產(chǎn)生栽流子并擴散到襯 底的深處，在栽流子的壽命時間短的區(qū)域中電子也進行再結合。因此， 能夠抑制強光進入光電二極管而從光電二極管溢出的載流子、或在襯底 的深位置進行光電變換而產(chǎn)生的載流子i^到鄰接的光電二極管，能夠 抑制模糊的產(chǎn)生。
另外，如果伴隨著最近的元件的微小化而光電二極管的面積縮小，
則靈敏度的降低成為問題。CMOS圖像傳感器以低電壓驅(qū)動為特征。因 此，難以擴大光電二極管的耗盡層，難以通過擴大光電二極管的耗盡層 而提高靈敏度，來修正因元件的微小化造成的靈敏度降低。因此，為了 提高CMOS圖像傳感器的靈敏度，重要的是使用能夠高效地將栽流子 收集到光電二極管那樣的襯底構造，因此使用P/P+襯底。即，P/P+襯底 在襯底的表面?zhèn)?，在襯底的淺位置存在B (硼)濃度低的區(qū)域、以及在 襯底的深位置存在B濃度高的區(qū)域，具有B濃度急劇變化的界面。這 樣，即使通過光電變換產(chǎn)生的電子擴散到襯底的深位置，在B濃度急劇 變化的界面處也會跳回到襯底的表面?zhèn)?，該跳回的電子的一部分通過擴 散等聚集到光照射的光電二極管，由此提高靈^t度。
對于CMOS圖像傳感器，面向今后的進一步高像素化，不只是用 于提高靈敏度的技術開發(fā)成為重要的課題，而且希望開發(fā)出還能夠抑制 模糊和混色等畫質(zhì)惡化的技術。
在由本轉(zhuǎn)讓人在2006年3月30日申請、并在2006年10月5曰公 開的本發(fā)明人的US2006/0219867的美國申請說明書中，揭示了作為能 夠克服這樣的技術問題的雙方的襯底構造而使用了 N/P +襯底的固體成 像器件。N/P+襯底具有在P+襯底上通過外延生長法堆積了 N型半導體 層的構造。如果向通過外延生長法堆積的N型半導體層(以下稱為N 外延層)注入P (磷)離子，形成光電二極管的N型半導體層，則與使 用了 P/P+襯底的情況相比，容易擴大光電二極管的耗盡層，因此能夠高 效地將載流子收集到光電二極管，提高靈潮:度。另外，由于即使載流子 的壽命時間短也能夠利用，所以還能夠抑制模糊和混色等畫質(zhì)惡化。
在使用N/P+襯底形成CMOS圖像傳感器的情況下，有若干個需要 注意的點。第一個注意點是多個光電二極管之間的元件分離。在N/P + 襯底中，在N外延層上形成光電二極管的N型半導體層，因此原樣保 持就會造成光電二極管之間電連接。第二個注意點是在芯片的劃片面上 出現(xiàn)PN^面。在從形成了多個固體成像器件的狀態(tài)的Si晶片沿著劃 片線切分的器件芯片的切斷面上出現(xiàn)P+襯底與N外延層的界面，即PN 掩^面。如果在芯片切斷面上出現(xiàn)PN接合面，則切斷面的表面成為泄
露電流的產(chǎn)生原因，或者成為泄露電流的流路的可能性變高。另外，造 成泄露電流的增大的可能性變高。
在前面的US2006/0219867的說明書中，揭示了在平面地圍住各光 電二極管的元件分離區(qū)域、以及劃片區(qū)域中，例如利用B離子的注入來 形成P型半導體區(qū)域。在形成上述P型半導體區(qū)域時，由于通過熱工序 等，B從P+襯底向N外延層側擴散，所以通辻基于B離子注入而從P 型半導體區(qū)域和P+襯底的B擴散，連續(xù)地形成P型半導體區(qū)域。
在B從P+襯底向N外延層側擴散時，B沒有擴散而剩余的N外延 層的一部分成為光電二極管的形成區(qū)域。由于通過熱過程的微妙變化而 光電二極管的深度變化，所以靈敏度的離散有可能變大。另外，光電二 極管的深度方向的最深部位(深度方向的前端)也由形成P型半導體區(qū) 域時的B離子注入的加速度的限界所決定。因此，限制了在光電二極管 上聚集的的載流子的量，靈敏度被限制。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種固體成像器件，具有半導體襯 底，包含P型雜質(zhì)；P外延層，形成在上述半導體襯底上，包含濃度比 上述半導體襯底低的P型雜質(zhì)；N外延層，包含形成在上述P外延層上 的N型雜質(zhì)；多個光電變換部，由相互獨立地設置在上述N外延層的 表層部分上的N型區(qū)域構成；第一 P型半導體層，成為形成在上述N 外延層內(nèi)使得在平面上圍住上述多個光電變換部的各個的多個元件分離 區(qū)域，各元件分離區(qū)域形成為從上述N外延層的表層部分到達上述P 外延層，相互分離上述多個光電變換部的各個。
根據(jù)本發(fā)明的第二方面，提供一種制造固體成像器件的方法，準備 由包含P型雜質(zhì)的半導體村底、P外延層和N外延層構成的3層構造的 的襯底，其中上述P外延層形成在上述半導體襯底上，包含濃度比上述 半導體襯底低的P型雜質(zhì)，上述N外延層形成在上述P外延層上，包 含N型雜質(zhì)；
在上述N外延層的表層部分上，分離地形成由N型半導體區(qū)域構成
的多個光電變換部；
從上述N外延層的表層部分到達上述P外延層地形成將上述多個光 電變換部的各個相互分離的多個第一 P型半導體層，使得在平面上圍住 上述多個光電變換部的各個。


圖1是本發(fā)明的一個實施例的CMOS圖像傳感器的單位像素的平 面圖。
圖2是圖1的單位像素的等價電路圖。 圖3是圖1的截面圖。
圖4是表示圖3中所示的PD和其下部的深度方向上的雜質(zhì)濃度、 電子和電勢電位的曲線的分布圖。
具體實施例方式
以下，參考附圖，通過實施例說明本發(fā)明。在本實施例的CMOS 圖像傳感器中，在由N/P—/P+襯底構成的半導體襯底上集成許多單位像 素(單位單元)。圖l表示形成了 CMOS圖像傳感器的單位像素(單位 單元)的區(qū)域的圖案平面圖，圖2表示圖l的單位單元的等價電路圖。
如圖1所示那樣，單位單元區(qū)域10被設置在半導體襯底的表層部 分上的元件分離區(qū)域11圍住四方，由該元件分離區(qū)域11相互分離多個 單位單元區(qū)域IO。在各單位單元區(qū)域10中，形成由光電二極管(PD) 12、圖2中所示的復位晶體管13、讀出晶體管14、放大晶體管15、地 址晶體管16構成的多個晶體管的N型激活區(qū)域。在半導體襯底上隔著 柵極絕緣膜形成上述各晶體管的柵電極(柵極布線)17，進而形成層間 絕緣膜和金屬布線層18。
圖3將圖1中的III - III線的截面構造與形成切出各CMOS圖像傳 感器的每個芯片的劃片線的劃片線部19 一^示。半導體襯底20由具 有3層的半導體構造的N/p-7P+襯底構成。即，半導體襯底20在作為基 體襯底的P+襯底21上，分別通過外延生長法，順序地層疊P—型半導體
層22和N型半導體層23。 P—型半導體層22例如具有3jim的厚度，N 型半導體層23例如具有4jim的厚度。另外，圖3中的p-型半導體層 22和N型半導體層23并不一定表示出與實際的尺寸比對應的厚度。
在P+村底21中，P型雜質(zhì)濃度比較高，例如B (硼)濃度為1~ 5xl0"cm」左右，在P—型半導體層(以下稱為p-外延層)22中，P型 雜質(zhì)濃度比較低，例如B (硼)濃度為1 5xl0"cm-s左右，在N型半 導體層(以下稱為N外延層)23中，N型雜質(zhì)濃度，例如P (磷)的 濃度為l~5xl0lscm—3左右。
進而，在N外延層23上，例如通過P的離子注入而形成光電二極 管12的N型半導體區(qū)域(N區(qū)域)24。 N區(qū)域24的P濃度的峰值深 度主要由P離子注入時的能量決定。另外，在N區(qū)域24的表層區(qū)域 中，作為P型雜質(zhì)，例如形成包含濃度比較高例如1 5xl0"cm-s左右 的B的保護(shield)層25。另外，與N區(qū)域24離開地形成作為讀出 晶體管14的激活區(qū)域的N區(qū)域26，進而在N區(qū)域24、 26相互之間的 襯底上，隔著柵極絕緣膜形成讀出晶體管14的柵電極17。
在使用了上述那樣的N/P—/P+襯底20的情況下，只通過在N外延 層23上形成光電二極管的N區(qū)域24，就在各單位單元之間將光電二極 管之間電連接起來。如果將光電二極管之間電連接起來，則由光電二極 管產(chǎn)生的電子不是本來應該進行信號處理的單位單元的信號。
因此，在本實施例中，為了將各N區(qū)域24與相鄰的其他光電二極 管的N區(qū)域24電分離，而在平面地圍住光電二極管的N區(qū)域24的區(qū) 域中，形成由作為元件分離區(qū)域的P型半導體區(qū)域構成的壁壘層27。 壁壘層27與P—外延層22具有幾乎相同的P濃度，P—外延層22的存在 并不對P+襯底21的區(qū)域產(chǎn)生障礙，具有使光電二極管的深度方向的前 端比襯底的深度方向深的作用。
另外，如果在使用了 N/P7P+襯底20的半導,底上形成了多個單 位單元后，使PN ^面從通過劃片而切出的芯片的切斷面露出，則在 襯底深部的P+襯底21與襯底表面近旁的N外延層23之間產(chǎn)生泄露電 流。該泄露電流成為器件特性的暗時模糊的原因。
因此，在本實施例中，通過在半導體襯底的劃片線部分(芯片切斷
部分)19中注入B離子形成P型半導體區(qū)域28，而將通過切片產(chǎn)生的 芯片的切斷面的全部只作為P型半導體層。另外，在形成有P型半導體 區(qū)域28的襯底的表面?zhèn)刃纬捎蠸TI區(qū)域11。在該情況下，如果在進行 形成壁壘層27^吏得平面地圍住PD的工序等的同時，向切片線部19注 入B離子形成P型半導體區(qū)域28，則不需要追加用于將切片線部19形 成為P型半導體的特別工序。
如果設置為圖3中所示的結構的N/P —/P+襯底，則在從表面的約 7jun以下的深位置(深層部分)，將P型雜質(zhì)的濃度設置得高。 一般， 在P型雜質(zhì)的濃度高的區(qū)域中，載流子(電子)的壽命時間短，會立刻 與空穴(穴)再結合。因此，即使在N/P—/P+襯底20中生成的電子擴散 到襯底的深層部分，該電子也立刻與空穴再結合。另外，即使假設從 N/P—ZP+襯底20的表面約3pm以內(nèi)的淺位置生成的電子擴散到襯底的 深層部分，由于在P型雜質(zhì)的濃度急劇變化的N外延層23與P —外延層 22的界面(PN接合面)附近存在的電勢壁壘，也會向襯底表面?zhèn)忍?回。
接著， 一邊參考圖1~圖3， 一邊概要地說明本實施例的CMOS圖 4象傳感器的制造工序的一個例子。首先，準備具有3層構造的N/P—/P+ 襯底20。在制作該N/P—/P+襯底20時，使用P+硅(Si)襯底21作為基 體襯底，在其上通過外延生長法順序地堆積PJ卜延層22、 N外延層 23。這時，通常將P—外延層22、 N外延層23的生長速度分別設置為約 lnm/分鐘。通過這樣的設置，雜質(zhì)幾乎不擴散(移動)。因此，在P+襯 底21與p-外延層22的界面附近、P—外延層22與N外延層23的界面 附近，雜質(zhì)濃度的曲線急劇變化。
接著，通過通常的處理，在村底表層部分形成作為上述各晶體管 14~16的漏、源區(qū)域的N型激活區(qū)域26等，進而在襯底表面上隔著柵 極絕緣膜形成柵極布線17。
接著，在N外延層23的表層部分，通過通常的處理在多個位置相 互分離地形成作為光電變換部的PD。具體地說，在N外延層23的表
面上，按照規(guī)定的圖案涂抹抗蝕(resist)膜并進行布圖(patterning)。 然后，向N外延層23的表層部分離子注入作為N型雜質(zhì)的P，在多個 位置形成N型半導體區(qū)域(N區(qū)域)24。這時，P濃度的峰值深度主要 由注入P離子時的能量的大小決定。在本實施例中，P離子的注入M 例如被設置為300KV的加速電壓、1.2xl012cm—2的劑量。由此，作為N 區(qū)域24的P濃度曲線，能夠在從襯底表面約0.4jim的深度形成P濃度 的峰值。
然后，在N外延層23的表層部分形成元件分離用的溝。該溝被形 成為到M N外延層23的表面約0.3~0.35jim的深度。接著，作為元 件分離絕緣膜，例如向溝中埋入氧化膜，形成STI (Shallow Trench Isolation)區(qū)域ll。
然后，按照分別圍住各PD的N區(qū)域24的平面圖案，并且從N外 延層24的表面?zhèn)认騊—外延層22側，形成由多層構成的P型半導體區(qū) 域27。作為P型雜質(zhì)，例如多次向N外延層23注入B離子，從而形成 各P型半導體區(qū)域27。在各P型半導體區(qū)域27中，其中央部分27a的 B濃度比周圍部分的B濃度高。
在本實施例中，為了在各STI區(qū)域ll的下側和N型激活區(qū)域26的 下側分別形成例如5層的P型半導體區(qū)域27，進行5次B的離子注 入。例如按照約200KV/lxl012 ~ lxl013cm_2、約400KV/lxl011 ~ lxl012cm 2、約650KV/lxl012 ~ lxl012cm 2 、約1100KV/lxl011 ~ lxl012cm—2、約1700KV/lxl0U lx1012011—2的順序，設置這5次的B 離子注入時的加速電壓/劑量的條件。如果在這樣的條件下注入B離 子，則各STI區(qū)域11與P—外延層22的表面部分之間的N外延層23、 以及N型激活區(qū)域26與P—外延層22的表面部分之間的N外延層23 被5層的P型半導體區(qū)域27無間隙地埋入而實質(zhì)上被P型半導體化。 由此，5層的P型半導體區(qū)域27與P^卜延層22—起，作為將各PD的 N區(qū)域24^目鄰的其他的PD的N區(qū)域24電氣地元件分離的壁壘層而 發(fā)揮功能。
另外，通過上述離子注入工序中的熱擴散，P型半導體層(P +襯底 21和P—外延層22)中的B也向N外延層23側滲出。由此，作為N外 延層23與P—外延層22的^界面的PN掩^面與進行離子注入之前相 比，向襯底表面?zhèn)冗M一步上升。具體地說，5次離子注入結束時刻的N 外延層23的厚度約為2.0nm， PN掩^面位于從襯底表面約2.0nm的深 度。
另外，在本實施例中，在如上述那樣向N外延層23注入B離子而 形成P型半導體區(qū)域27時，同時也同樣地向?qū)/P7P+村底切分為多 個芯片的芯片切斷部分(劃片線部)19注入B離子。由此，中途不間 斷地連續(xù)形成5層的P型半導體區(qū)域28,使得沿著各劃片線部19，并 且從N外延層23的表面到達P^卜延層22的表層部分，而從襯底表面 到PJ卜延層22為止實質(zhì)地被P型半導體化。在各P型半導體區(qū)域28 中，其中央部分28a的B濃度比周圍部分的B濃度高。
通過上述那樣的工序，不增加工序數(shù)就能夠容易地同時形成作為壁 壘層的各P型半導體區(qū)域27和各劃片線部19的各P型半導體區(qū)域 28。各劃片線部19從襯底表面到背面由STI區(qū)域11、 P型半導體區(qū)域 28、 p-外延層22、 P+襯底21構成，因此在后工序中N/P—/P+襯底沿著 各劃片線部19被切分為多個芯片的情況下，在芯片切斷面上不出現(xiàn)PN 齡面。
接著，為了使各PD的N區(qū)域24成為表面保護傳感器(Surface Shield Sensor)構造，用P型半導體層(PD - p層)覆蓋各PD的N區(qū) 域24的表層部分(N型半導體層)而形成保護層25。具體地說，首 先，在各PD的N區(qū)域24的表面上按照規(guī)定的圖案涂抹抗蝕膜，并且 在布圖后離子注入B。這時，以加速電壓IOKV、 lxl013cm_2的劑量注 入B離子。其結果是在將實質(zhì)進行光電變換的N區(qū)域24埋入到N/P—/P +襯底的表層部分(N外延層23)的同時，形成用具有高濃度(約 lxl019cnT3)的P型雜質(zhì)的保護層(PD - p層)25對各N區(qū)域24的表 面進行了保護的表面保護傳感器構造的各PD的N區(qū)域24。
進而，在通過通常的處理經(jīng)過形成Al布線等的規(guī)定工序而形成了 CMOS圖像傳感器后，沿著各劃片線部19將N/P7P+襯底劃片為各個
芯片單位。由此，得到由使用N/p-7P +襯底形成的希望的構造構成的 CMOS圖像傳感器。
另外，在使用N/p-ZP+襯底制造的本實施例的CMOS圖像傳感器 中，在其制造工序中的各種熱工序中，如上所述，從p-外延層22中向 N外延層23中擴散作為P型雜質(zhì)的B (滲出)。由此，隨著CMOS圖 像傳感器的制造工序的選艮，P—外延層22的區(qū)域逐漸向襯底表面?zhèn)葦U 大，PN接合面從襯底的深位置向淺位置逐漸移動。其結果是能夠中途 不間斷地，通過作為壁壘層的多層的P型半導體區(qū)域27將形成在N外 延層23的表層部分上的各STI區(qū)域11或N型激活區(qū)域26與P^M^ 22連接起來。由此，能夠通過各P型半導體區(qū)域27和P—外延層22將 各PD的N區(qū)域24分別圍在3維(立體)中而相互電分離。
在上述構造構成的本實施例的CMOS圖像傳感器中，即使向各PD 的N區(qū)域24照射太陽光等強光而從各PD的N區(qū)域24泄露電子，也 會通過各P型半導體區(qū)域27和P —外延層22限制電子的移動。即，從 各PD的N區(qū)域24泄露出的電子幾乎不可能經(jīng)過Nf/P+襯底的深位 置侵入到相鄰的其他的PD的N區(qū)域24。因此，在本實施例的CMOS 圖寸象傳感器中，在其器件構造上，幾乎不可能產(chǎn)生模糊等。另外，可以 通過與現(xiàn)有的使用P—/P+襯底制造CMOS圖像傳感器的情況一樣的方法 形成^^素部分。即，不需要用于N/p-ZP+襯底的特別的工序，就能夠形 成CMOS圖像傳感器的像素部分。
圖4概要地表示了圖3所示的PD部分及其下部的深度方向上的雜 質(zhì)(磷P、硼B(yǎng))的濃度、電子以及電勢電位的分布(曲線)的一個例 子。
在圖4的上段所示的分布中，用B表示的區(qū)域表示保護層(PD-p 層)25中的雜質(zhì)濃度，用C表示的區(qū)域表示PD的N區(qū)域24的N型半 導體層中的雜質(zhì)濃度，用D表示的區(qū)域表示N外延層23中的雜質(zhì)濃 度。另外，用E表示的區(qū)域表示P—外延層22中的雜質(zhì)濃度，用F表示 的區(qū)域表示P+襯底21中的雜質(zhì)濃度。 「
如根據(jù)圖4所示的雜質(zhì)濃度分布所知道的那樣，在位于從襯底表面
深約3nm的P—外延層22與N外延層23的界面處，各層的雜質(zhì)不同， 因此雜質(zhì)濃度急劇變化，成為急劇的曲線。另外，在N外延層23與 PD的N區(qū)域24的界面中，各層的雜質(zhì)相同，因此雜質(zhì)濃度平滑地變 化。另外，在PD的N區(qū)域24中，在深度約0.4nm處，N型雜質(zhì)濃度 達到峰值。進而，在PD的N區(qū)域24與PD-p層25的界面中，各層 的雜質(zhì)不同，因此雜質(zhì)濃度暫時下降。然后，在保護層(PD-p層)25 中，在其表面附近，作為雜質(zhì)濃度的P濃度達到峰值。
另外，如根據(jù)圖4中虛線所示的電子分布所知道的那樣，N/P7P + 襯底中的電子(載流子)的分布的峰值(極大值)與PD的N區(qū)域24 中的N型雜質(zhì)濃度的峰值(極大值)大致一致。
另外，如根據(jù)圖4所示的電勢分布和雜質(zhì)濃度分布所知道的那樣， N/P7P+襯底中的電勢為極小(最小)的位置與PD的N區(qū)域24中的N 型雜質(zhì)濃度的峰值(極大值)和電子分布的峰值(極大值)大致一致。 N/P7P +襯底中的電子的分布極好地與一般公知的物理現(xiàn)象匹配。即， 即使通過各PD的N區(qū)域24的光電變換作用在N/P—/P+襯底內(nèi)產(chǎn)生的 電子從各PD的N區(qū)域24泄露，擴散到作為N/P7P+襯底的深層部分 側的P+襯底21側，也會由于電勢的壁壘而跳回到N/P—ZP+襯底的表層 部分側。然后，從各PD的N區(qū)域24泄露的電子最終通過擴散等，在 N/P7P+襯底中再次集中到電勢低的各PD的N區(qū)域24中。特別地，從 各PD的N區(qū)域24泄露的電子再次集中到N/p-7P+襯底中的電勢極小 (最小)的PD的N區(qū)域24中的雜質(zhì)濃度成為"^值的位置處。其結果 是在使用N/p-ZP+襯底的本實施例的CMOS圖像傳感器中，能夠提高各 PD的N區(qū)域24的靈敏度。
這樣，在使用N/p-ZP+村底的本實施例的CMOS圖像傳感器中，能 夠容易地使N/p-ZP+襯底內(nèi)的P型雜質(zhì)(B)和N型雜質(zhì)(P)各自的 濃度曲線成為能夠提高各PD的N區(qū)域24的靈敏度的雜質(zhì)濃度曲線。
如以上說明的那樣，本實施例的CMOS圖像傳感器改逃了襯底的 構造，能夠提高靈敏度，降低載流子侵入到相鄰PD的現(xiàn)象(混色)、 模糊、芯片切斷面中的泄露電流。因此，在本實施例的CMOS圖像傳
感器中，不用形成很大的各PD的N區(qū)域24的受光面積，或者提高 CMOS圖像傳感器的驅(qū)動電壓，就提高了各PD的N區(qū)域24的靈敏 度。與此同時，在本實施例的CMOS圖像傳感器中，幾乎不可能產(chǎn)生 模糊或混色等畫質(zhì)的惡化，同時幾乎不可能產(chǎn)生泄露電流。進而，根據(jù) 本實施例，還能夠有效地解決伴隨著最近的CMOS圖像傳感器的單元 微小化而產(chǎn)生的靈敏度下降的問題，能夠?qū)崿F(xiàn)對進一步微小化有利的 CMOS圖像傳感器。
另外，本發(fā)明的固體攝像元件并不只限于上述實施例，在不脫離本 發(fā)明的宗旨的范圍內(nèi)，可以將這些結構或制造工序等的一部分變更為各 種設置，或者將各種設置適當?shù)亟M合使用而實施。
例如，形成在CMOS圖像傳感器的表層部分的元件分離區(qū)域11并 不一定必須成為上述STI區(qū)域。代替STI區(qū)域，也可以形成LOCOS。 另外，并不一定必須在形成P型半導體區(qū)域27、 28之前形成STI區(qū) 域。例如，也可以在形成了 P型半導體區(qū)域27、 28之后形成STI區(qū) 域。
進而，并不一定必須在形成PD的N區(qū)域24之前形成讀出晶體管 的柵電極等。例如，也可以在形成了 PD的N區(qū)域24之后，形成讀出 晶體管的柵電極等。
進而，在圖1的實施例中，說明了 1個像素1個單元的構造的情 況，但并不只限于該構造，即使按照2個像素1個單元的構造或4個像 素1個單元的構造那樣的多像素1個單元的構造來實施本發(fā)明，也能夠 得到同樣的效果。
進而，在圖2的等價電路圖中，說明了在1個單元中存在由復位晶 體管13、讀出晶體管14、放大晶體管15、地址晶體管16構成的4個晶 體管的情況下，但例如在省略了地址晶體管的單元構造中，也能夠得到 同樣的效果。
本發(fā)明還具有其他特征和優(yōu)點。因此，以上的說明并不限定本發(fā)明 的范圍。在實施階段，本發(fā)明可以有各種變形和組合實施。 '
權利要求
1.一種固體成像器件，其特征在于包括半導體襯底，包含P型雜質(zhì)；P外延層，形成在上述半導體襯底上，包含濃度比上述半導體襯底低的P型雜質(zhì)；N外延層，包含形成在上述P外延層上的N型雜質(zhì)；多個光電變換部，由相互獨立地設置在上述N外延層的表層部分上的N型區(qū)域構成；第一P型半導體層，成為形成在上述N外延層內(nèi)使得在平面上圍住上述多個光電變換部的各個的多個元件分離區(qū)域，各元件分離區(qū)域形成為從上述N外延層的表層部分到達上述P外延層，將上述多個光電變換部的各個相互分離。
2. 根據(jù)權利要求l所述的固體成像器件，其特征在于 上述元件分離區(qū)域包含形成在上述第一 P型半導體層的上部，即上述N外延層的表層部分上的元件分離絕緣膜。
3. 根據(jù)權利要求2所述的固體成像器件，其特征在于 上述元件分離絕緣膜被埋入到形成在上述N外延層的表層部分上的溝內(nèi)。
4. 根據(jù)權利要求l所述的固體成像器件，其特征在于 上述第一 P型半導體層包含分別形成在襯底的深度方向上的不同位置處的多層半導體層。
5. 根據(jù)權利要求l所述的固體成像器件，其特征在于 包含在上述半導體襯底和上述P外延層中的上述P型雜質(zhì)是B ，即硼，包含在上述N外延層中的上述N型雜質(zhì)是P，即磷，上述第一 P 型半導體層包含作為p型雜質(zhì)的B。
6. 根據(jù)權利要求5所述的固體成像器件，其特征在于 包含在上述P外延層和上述第一 P型半導體層中的P型雜質(zhì)的濃度大致相同。
7. 根據(jù)權利要求l所述的固體成像器件，其特征在于還包括 用于將元件形成后的半導體襯底分割為每個芯片的芯片切斷部，其中上述芯片切斷部包含形成在上述N外延層的表層部分上的元件分離絕緣膜； 被形成為沿著上述元件分離絕緣膜的形成區(qū)域，從上述N外延層的 表層部分到達上述P外延層的第二 P型半導體層。
8. 根據(jù)權利要求7所述的固體成像器件，其特征在于 上述第二 P型半導體層包含分別形成在襯底的深度方向上的不同位置處的多層半導體層。
9. 根據(jù)權利要求7所述的固體成像器件，其特征在于 包含在上述半導體襯底和上述P外延層中的上述P型雜質(zhì)是B，即硼，包含在上述N外延層中的上述N型雜質(zhì)是P，即磷，上述第一、 第二 P型半導體層包含作為P型雜質(zhì)的B。
10. 根據(jù)權利要求l所述的固體成像器件，其特征在于還包括 保護層，包含形成在上述多個光電變換部的各個的表層部分上的P型雜質(zhì)。
11. 一種制造固體成像器件的方法，其特征在于包括 準備由包含P型雜質(zhì)的半導體襯底、P外延層和N外延層構成的3層構造的的襯底，其中上述P外延層形成在上述半導體襯底上，包含濃 度比上述半導^底低的P型雜質(zhì)，上述N外延層形成在上述P外延 層上，包含N型雜質(zhì)；在上述N外延層的表層部分上，分離地形成由N型半導體區(qū)域構成 的多個光電變換部；從上述N外延層的表層部分到達上述P外延層地形成將上述多個光 電變換部的各個相互分離的多個第一 P型半導體層，使得在平面上圍住 上述多個光電變換部的各個。
12. 根據(jù)權利要求ll所述的方法，其特征在于 上述第一 P型半導體層形成在元件分離絕緣膜的下側。
13. 根據(jù)權利要求ll所述的方法，其特征在于 上述元件分離絕緣膜被埋入到形成在上述N外延層的表層部分上的溝內(nèi)而形成。
14. 根據(jù)權利要求11所述的方法，其特征在于 在襯底的深度方向上的不同位置處形成多個半導體層而形成上述第一P型半導體層。
15. 根據(jù)權利要求ll所述的方法，其特征在于 上述半導體襯底和上述P外延層包含作為上述P型雜質(zhì)的B，即硼，上述N外延層包含作為上述N型雜質(zhì)的P，即磷，注入作為P型 雜質(zhì)的B離子而形成上述第一P型半導體層。
16. 根據(jù)權利要求ll所述的方法，其特征在于還包括形成用于將元件形成后的上述半導體襯底分割為每個芯片的芯片切 斷部；在上述芯片切斷部的形成中，在上述N外延層的表層部分上形成元 件分離絕緣膜；形成第二 P型半導體層，使其沿著上述元件分離絕緣膜的形成區(qū) 域，從上述N外延層的表層部分到達上述P外延層。
17. 根據(jù)權利要求16所述的方法，其特征在于 包含在上述半導體襯底和上述P外延層中的上述P型雜質(zhì)是B，即硼，包含在上述N外延層中的上述N型雜質(zhì)是P，即磷，上述第二 P 型半導體層包含作為P型雜質(zhì)的B。
18. 根據(jù)權利要求11所述的方法，其特征在于還包括 在上述多個光電變換部各個的表層部分上形成包含P型雜質(zhì)的保護層。
全文摘要
本發(fā)明的固體成像器件具有在包含硼的P⁺襯底上順序地堆積了包含硼的P^-外延層和包含磷的N外延層的N/P^-/P⁺襯底，在N外延層的表層部分上形成光電變換部的N型區(qū)域。進而，從襯底表面連續(xù)到P^-外延層地形成由P型半導體區(qū)域構成的壁壘層使得在平面上圍住光電變換部的N區(qū)域，在用于分割為各個器件的芯片切斷部上，也從襯底表面連續(xù)到P^-外延層地形成P型半導體區(qū)域。
文檔編號H04N5/374GK101106150SQ200710129130
公開日2008年1月16日 申請日期2007年7月13日 優(yōu)先權日2006年7月13日
發(fā)明者井上郁子, 井原久典, 后藤浩成, 山下浩史, 山口鐵也, 田中長孝 申請人:株式會社東芝