專利名稱：一種測試外殼電路及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片的可測試性設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種針 對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)的測試外殼電路及其設(shè)計(jì)方法。
背景技術(shù)：
10 未來的系統(tǒng)芯片將在由數(shù)十億晶體管組成的單個(gè)芯片上集成成百上
千個(gè)芯核。這樣的系統(tǒng)芯片將需要數(shù)十G比特每秒帶寬的通信部件，為了 滿足上市時(shí)間的需求這些通信部件必須是可復(fù)用的。許多研究工作提出了 使用交換網(wǎng)絡(luò)作為系統(tǒng)芯片芯核互連的替代方案。這樣的網(wǎng)絡(luò)便被稱為片 上網(wǎng)絡(luò)(NoC)，它可以滿足未來系統(tǒng)的兩個(gè)關(guān)鍵需求可重復(fù)使用和可 !5變帶寬。近期許多研究表明，片上網(wǎng)絡(luò)將成為未來系統(tǒng)芯核片上互連的最 優(yōu)方案。
如果使用片上網(wǎng)絡(luò)作為系統(tǒng)的互連平臺(tái)，由于在片上各個(gè)芯核之間都 存在實(shí)際的連接，所以可以實(shí)現(xiàn)到達(dá)每個(gè)芯核的電氣通路。在測試過程中 復(fù)用這些通信資源作為測試訪問機(jī)制的想法被提出，許多研究工作的結(jié)果 20 表明，這種方法可以極大的縮短測試時(shí)間，而且一些測試開銷，例如引腳 數(shù)和面積開銷也大大減小了 。
然而，如何有效地復(fù)用片上網(wǎng)絡(luò)資源是一個(gè)非常具有挑戰(zhàn)性的問題， 因?yàn)槠暇W(wǎng)絡(luò)路由器以及數(shù)據(jù)通路的設(shè)計(jì)都是針對(duì)工作模式下的通信特 點(diǎn)進(jìn)行優(yōu)化的，而不是根據(jù)測試模式。例如，在傳統(tǒng)系統(tǒng)芯核架構(gòu)中通常
25與測試訪問機(jī)制(TAM)的寬度相等，而在片上網(wǎng)絡(luò)中可用的網(wǎng)絡(luò)通道寬
度與芯核的掃描鏈寬度之間并不相等，即可用的網(wǎng)絡(luò)通道寬度與芯核的掃 描鏈寬度之間是不匹配的，這可能對(duì)測試效率和測試開銷有著非常嚴(yán)重的 負(fù)面影響。
這種對(duì)網(wǎng)絡(luò)通路帶寬的浪費(fèi)會(huì)增加在網(wǎng)絡(luò)通路中活躍的數(shù)據(jù)包的數(shù)
30量，從而帶來額外的功耗開銷。優(yōu)化的測試外殼設(shè)計(jì)方案可以有效地對(duì)通
道帶寬進(jìn)行利用，從而減少測試過程中所需傳遞的數(shù)據(jù)包數(shù)目，并達(dá)到提 高測試并行性的目的。
由于在片上網(wǎng)絡(luò)中進(jìn)行測試的目標(biāo)與在系統(tǒng)芯片中的不同，因此具體 的配置方案也不盡相同。主要區(qū)別表現(xiàn)在以下兩個(gè)方面 5 —、在傳統(tǒng)的系統(tǒng)芯片架構(gòu)中，測試訪問總線的寬度直接影響到測試
的成本，因此每個(gè)嵌入式芯核只允許非常有限的掃描鏈條數(shù)。掃描鏈的配 置需要在這種限制條件下進(jìn)行，因此需要以單個(gè)芯核測試時(shí)間的延長作為 代價(jià)。然而，在不利用傳統(tǒng)測試訪問總線的片上網(wǎng)絡(luò)測試架構(gòu)下這不再成 為瓶頸問題。取而代之的，測試向量和輸出響應(yīng)利用已存在的片上通信網(wǎng)
10 絡(luò)被傳輸。在工作模式下每個(gè)嵌入式芯核已被一層外殼封裝起來(例如網(wǎng) 絡(luò)接口)以提供芯核所有輸入輸出管腳的通信。這種對(duì)各個(gè)輸入輸出管腳 的連接可以在測試模式下被當(dāng)作測試訪問端口，而掃描鏈的數(shù)目只受網(wǎng)絡(luò) 通道帶寬的限制，在大部分情況下掃描鏈數(shù)大大小于網(wǎng)絡(luò)通道帶寬，因此 根據(jù)傳統(tǒng)方法設(shè)計(jì)的測試外殼對(duì)網(wǎng)絡(luò)通道帶寬會(huì)帶來很大的浪費(fèi)。
15 二、在傳統(tǒng)的系統(tǒng)芯片中，待測芯核掃描鏈被盡可能的配置到平衡的
長度(例如，相同的長度)，而且每個(gè)測試向量的所有位都是同時(shí)被移入 掃描鏈中去的。由于設(shè)計(jì)的測試訪問總線通道帶寬與待測芯核掃描鏈的數(shù) 目相等，這樣可以使通道帶寬浪費(fèi)最小。然而，在片上網(wǎng)絡(luò)中情況有所不 同。網(wǎng)絡(luò)通道結(jié)構(gòu)是根據(jù)工作模式下片上網(wǎng)絡(luò)的操作進(jìn)行設(shè)計(jì)和配置的，
20因此一個(gè)芯核邏輯的網(wǎng)絡(luò)通道帶寬與待測芯核掃描鏈數(shù)目之間可能存在 不匹配。這個(gè)問題將不會(huì)影響單個(gè)芯核的測試時(shí)間，但網(wǎng)絡(luò)通道的浪費(fèi)將 帶來額外的網(wǎng)絡(luò)交通，因此對(duì)整個(gè)芯片的總測試時(shí)間帶來巨大的影響。
因此，根據(jù)新的測試訪問方式特點(diǎn)，能夠最大限度的利用網(wǎng)絡(luò)通道的 帶寬的測試外殼設(shè)計(jì)方案需要被提出，以縮短測試時(shí)間，降低測試成本。
2
發(fā)明內(nèi)容
(一)要解決的技術(shù)問題 有鑒于此，本發(fā)明的一個(gè)主要目的在于提供一種針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通 路帶寬設(shè)計(jì)的測試外殼電路，以充分利用網(wǎng)絡(luò)通道的帶寬，縮短測試時(shí)間， 30 降低測試成本。
本發(fā)明的另一個(gè)主要目的在于提供一種針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬 測試外殼電路的設(shè)計(jì)方法，以充分利用網(wǎng)絡(luò)通道的帶寬，縮短測試時(shí)間， 降低測試成本。
5 (二)技術(shù)方案
為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的
一種測試外殼電路，該電路包括至少一條用于測試待測芯核測試數(shù) 據(jù)的測試外殼寄存器鏈，連接所述測試外殼寄存器鏈與待測芯核之間的互 連電路，和連接所述測試外殼寄存器鏈與外部數(shù)據(jù)通路之間的互連電路。 10 所述測試外殼寄存器鏈由多個(gè)寄存器串連構(gòu)成，通過測試外殼寄存器
鏈與待測芯核之間的互連電路，以及測試外殼寄存器鏈與外部數(shù)據(jù)通路之 間的互連電路，實(shí)現(xiàn)待測芯核與外部數(shù)據(jù)通路之間的數(shù)據(jù)匹配。
一種測試外殼電路的設(shè)計(jì)方法，該方法包括
A、確定測試外殼寄存器鏈的長度；
15 B、計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值；
c、根據(jù)測試外殼寄存器鏈的長度和傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)
包數(shù)目的理論下限值，確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目，將待測
芯核內(nèi)部掃描鏈和基本輸入輸出端口合并到所述確定數(shù)目的新掃描鏈上； D、建立測試外殼寄存器鏈與待測芯核內(nèi)部合并后新掃描鏈的對(duì)應(yīng)關(guān)
20系，連接測試外殼寄存器鏈與外部數(shù)據(jù)通路以及測試外殼寄存器鏈與待測
芯核之間的互連電路。
步驟A中所述確定測試外殼寄存器鏈的長度包括將數(shù)據(jù)通路數(shù)據(jù)位 的數(shù)目確定為每條測試外殼寄存器鏈上寄存器的個(gè)數(shù)，即每條測試外殼寄 存器鏈的長度。
25 步驟B中所述計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下
限值根據(jù)公式 =
1
進(jìn)行計(jì)算，其中"p為傳輸待測芯核測試數(shù)據(jù)所需數(shù)
據(jù)包數(shù)目的理論下限值，^為待測芯核的測試向量包含的數(shù)據(jù)量總數(shù)，該 數(shù)據(jù)量總數(shù)包括基本輸入輸出端口以及內(nèi)部掃描鏈上測試數(shù)據(jù)，W為片上
網(wǎng)絡(luò)數(shù)據(jù)通路的帶寬值。
步驟C中所述根據(jù)測試外殼寄存器鏈的長度和傳輸待測芯核測試數(shù) 據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，確定待測芯核內(nèi)部合并后新掃描鏈的數(shù) 目包括假設(shè)每條測試外殼寄存器鏈的長度為見傳輸待測芯核測試數(shù)據(jù) 5 所需數(shù)據(jù)包數(shù)目的理論下限值為 ，待測芯核內(nèi)部合并后新掃描鏈的數(shù)目 為g，待測芯核內(nèi)部掃描鏈合并前的數(shù)目為m，每條掃描鏈的長度為丄,， 其中/=1， 2， ...， m，則將原來的m條掃描鏈及基本輸入輸出端口合并到 g條新掃描鏈上去，在每條內(nèi)部掃描鏈不可分割的前提下，如果存在切實(shí) 可行的合并方案，將m條掃描鏈合并為g條新的掃描鏈，且待測芯核內(nèi)部 10合并后新掃描鏈的長度小于等于(iV/g)x"p，則確定待測芯核內(nèi)部合并后新 掃描鏈的數(shù)目g。
所述待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g為每條測試外殼寄存器鏈 長度7V的因子，能夠被W整除。
所述待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g的取值范圍為 15 {2"，2"-',2"-2,...2,1}，為了盡量縮短打包周期，依次對(duì)上述的值從大到小進(jìn)行 嘗試，直至滿足存在切實(shí)可行的合并方案，將m條掃描鏈合并為g條新的 掃描鏈，且待測芯核內(nèi)部合并后新掃描鏈的長度小于等于(W/g)x 條件為 止。
步驟D中所述建立測試外殼寄存器鏈與待測芯核內(nèi)部合并后新掃描 20鏈的對(duì)應(yīng)關(guān)系為一一對(duì)應(yīng)關(guān)系。
(三)有益效果 從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果
1、利用本發(fā)明，通過確定測試外殼寄存器鏈的長度，計(jì)算傳輸待測
25 芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，并根據(jù)測試外殼寄存器鏈的
長度和傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，確定待測芯 核內(nèi)部合并后新掃描鏈的數(shù)目，將待測芯核內(nèi)部掃描鏈和基本輸入輸出端 口合并到所述確定數(shù)目的新掃描鏈上，建立測試外殼寄存器鏈與待測芯核 內(nèi)部合并后新掃描鏈的對(duì)應(yīng)關(guān)系，連接測試外殼寄存器鏈與外部數(shù)據(jù)通路
30 以及測試外殼寄存器鏈與待測芯核之間的互連電路，實(shí)現(xiàn)了對(duì)測試外殼電
路的設(shè)計(jì)，不僅提供了傳統(tǒng)測試外殼的測試訪問功能，而且根據(jù)片上網(wǎng)絡(luò) 測試數(shù)據(jù)傳輸?shù)奶攸c(diǎn)進(jìn)行了優(yōu)化設(shè)計(jì)，充分利用了網(wǎng)絡(luò)通道的帶寬。
2、利用本發(fā)明提供的測試外殼電路及設(shè)計(jì)方法，由于充分利用了網(wǎng)
絡(luò)通道的帶寬，所以減少了片上網(wǎng)絡(luò)中傳輸數(shù)據(jù)包的數(shù)目，大大提高了測
5 試的并行性。
3、利用本發(fā)明提供的測試外殼電路及設(shè)計(jì)方法，由于充分利用了網(wǎng)
絡(luò)通道的帶寬，減少了片上網(wǎng)絡(luò)中傳輸數(shù)據(jù)包的數(shù)目，所以大大降低了大 量活躍數(shù)據(jù)包導(dǎo)致的額外功耗開銷，進(jìn)而大大縮短了測試時(shí)間。
4、利用本發(fā)明提供的測試外殼電路及設(shè)計(jì)方法，由于充分利用了網(wǎng) 10絡(luò)通道的帶寬，減少了可測試性設(shè)計(jì)所需的引腳數(shù)以及面積的開銷，所以 大大降低了可測試性設(shè)計(jì)成本。


圖1為本發(fā)明提供的針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)的測試外殼電路 15 的示意圖2為本發(fā)明提供的針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)測試外殼電路總 體技術(shù)方案的實(shí)現(xiàn)流程圖3為測試外殼上的一組寄存器的電路互連方式示意圖； 圖4為帶有針對(duì)帶寬設(shè)計(jì)的測試外殼采用片上網(wǎng)絡(luò)通信結(jié)構(gòu)的系統(tǒng)芯 20 片框架圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí) 施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。
25 如圖1所示，圖1為本發(fā)明提供的針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)的
測試外殼電路的示意圖，該電路包括兩個(gè)組成部分至少一條用于測試待 測芯核測試數(shù)據(jù)的測試外殼寄存器鏈，和測試外殼寄存器與待測芯核及外 部數(shù)據(jù)通路間互連電路。
其中，用于測試待測芯核測試數(shù)據(jù)的測試外殼寄存器鏈一般為多條，
具體數(shù)目根據(jù)實(shí)際情況確定，確定的方法下文將進(jìn)行詳細(xì)闡述，這里暫時(shí) 略去。所述測試外殼寄存器鏈由多個(gè)寄存器串連構(gòu)成，通過測試外殼寄存 器鏈與待測芯核之間的互連電路，以及測試外殼寄存器鏈與外部數(shù)據(jù)通路 之間的互連電路，實(shí)現(xiàn)待測芯核與外部數(shù)據(jù)通路之間的數(shù)據(jù)匹配。 5 所述測試外殼寄存器與待測芯核及外部數(shù)據(jù)通路間互連電路包括連
接所述測試外殼寄存器鏈與待測芯核之間的互連電路，和連接所述測試外 殼寄存器鏈與外部數(shù)據(jù)通路之間的互連電路。
在圖1中描述了一個(gè)適用于數(shù)據(jù)通路帶寬為16位的針對(duì)帶寬設(shè)計(jì)的 測試外殼電路。每條測試外殼寄存器鏈由一組寄存器構(gòu)成，待測芯核內(nèi)包
10 含5條內(nèi)部掃描鏈及4個(gè)基本輸入/輸出端口，片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬為 16。測試外殼寄存器鏈通過其與待測芯核以及外部數(shù)據(jù)通路之間的互連電 路實(shí)現(xiàn)待測芯核與數(shù)據(jù)通路之間的數(shù)據(jù)匹配。
對(duì)于一個(gè)具體的針對(duì)帶寬設(shè)計(jì)的測試外殼，其基本的配置參數(shù)有下三 個(gè)每條測試外殼寄存器鏈的長度iV，測試外殼寄存器鏈的條數(shù)g，每條
15測試外殼寄存器鏈對(duì)應(yīng)的待測芯核內(nèi)部新掃描鏈的最大長度/。
首先，為實(shí)現(xiàn)充分利用數(shù)據(jù)帶寬的目的，數(shù)據(jù)包的大小，即每條測試 外殼寄存器鏈的長度，或者說測試外殼寄存器鏈上的寄存器個(gè)數(shù)見應(yīng)當(dāng) 與片上網(wǎng)絡(luò)數(shù)據(jù)通路的帶寬值W相等，才能使得每個(gè)數(shù)據(jù)包中的數(shù)據(jù)位都 對(duì)應(yīng)有效的測試數(shù)據(jù)。
20 假設(shè)待測芯核的測試向量包含的數(shù)據(jù)量總數(shù)為"該數(shù)據(jù)量總數(shù)包括
基本輸入輸出端口以及內(nèi)部掃描鏈上測試數(shù)據(jù)，片上網(wǎng)絡(luò)的數(shù)據(jù)通道帶寬 為W，則傳送測試向量所需數(shù)據(jù)包數(shù)量"p的理論下限值為
<formula>formula see original document page 9</formula> (1)
針對(duì)帶寬設(shè)計(jì)的測試外殼電路的設(shè)計(jì)目標(biāo)就是利用最小的硬件開銷 25 使得傳輸待測芯核的測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)量達(dá)到上述的下限值。
為實(shí)現(xiàn)這一目的，根據(jù)本發(fā)明，提出了一種合并待測芯核掃描鏈及基 本輸入輸出端口，并將其與測試外殼寄存器分組對(duì)應(yīng)的方法。根據(jù)待測芯 核內(nèi)部是否包含掃描鏈將設(shè)計(jì)方法分為以下兩種情況
情況l、待測芯核內(nèi)不存在內(nèi)部掃描鏈，則將p個(gè)基本輸入輸出端口 30平均的分配到iV個(gè)測試外殼寄存器上，傳輸完這些基本輸入輸出端口測試數(shù)據(jù)所需的數(shù)據(jù)包數(shù)為:
<formula>formula see original document page 10</formula>
即傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值。 情況2、待測芯核內(nèi)存在內(nèi)部掃描鏈，則需根據(jù)公式(1)計(jì)算出的數(shù) 據(jù)包數(shù)理論下限值"p對(duì)內(nèi)部掃描鏈及基本輸入輸出端口進(jìn)行合并，并將其 對(duì)應(yīng)到各個(gè)測試外殼寄存器組上。具體的分組及對(duì)應(yīng)方法分析說明如下
假設(shè)每條測試外殼寄存器鏈的長度為見傳輸待測芯核測試數(shù)據(jù)所需 數(shù)據(jù)包數(shù)目的理論下限值為"p，待測芯核內(nèi)部合并后新掃描鏈的數(shù)目為g， 待測芯核內(nèi)部掃描鏈合并前的數(shù)目為w，每條掃描鏈的長度為A，其中/=1 ， 2， ...， w，則將原來的m條掃描鏈及基本輸入輸出端口合并到g條新掃 描鏈上去，在每條內(nèi)部掃描鏈不可分割的前提下，如果存在切實(shí)可行的合 并方案，將w條掃描鏈合并為g條新的掃描鏈，且待測芯核內(nèi)部合并后新 掃描鏈的長度小于等于(A^/g)x ，每條新的掃描鏈分配到的測試外殼寄存
器數(shù)則為
，則確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g。
在選取合適的g時(shí)，主要進(jìn)行如下兩點(diǎn)考慮
考慮1 、若g不能整除見則在每個(gè)數(shù)據(jù)包中將有/g)* g = Wmodg 位數(shù)據(jù)被浪費(fèi)。因此，為充分利用數(shù)據(jù)通道帶寬，g需為7V的因子。
考慮2、由于在數(shù)字芯片中數(shù)據(jù)通道帶寬w通常為2"，因此g的可能 取值范圍通常為(2",2",2"-2，...2，1}，為了盡量縮短打包周期，依次對(duì)上述的 值從大到小進(jìn)行嘗試，直至滿足存在切實(shí)可行的合并方案，將w條掃描鏈 合并為g條新的掃描鏈，且待測芯核內(nèi)部合并后新掃描鏈的長度小于等于
(W/g)X"p條件為止。
上述的測試外殼寄存器鏈有兩種工作模式-
1、裝載模式，用于將測試外殼寄存器鏈中的測試激勵(lì)數(shù)據(jù)移到待測 芯核基本輸入輸出端口與內(nèi)部掃描鏈輸入輸出端口上，或?qū)⒋郎y芯核基本 輸入輸出端口與內(nèi)部掃描鏈輸入輸出端口中的測試響應(yīng)數(shù)據(jù)移到測i5
殼寄存器鏈上，根據(jù)設(shè)計(jì)參數(shù)的不同裝載模式所需要的時(shí)鐘周期數(shù)不同，
計(jì)算公式為r=iv/g。
2、傳輸模式，將片上網(wǎng)絡(luò)數(shù)據(jù)通路中的測試激勵(lì)數(shù)據(jù)并行打入測試 外殼寄存器鏈中，或?qū)y試外殼寄存器鏈中的測試晌應(yīng)數(shù)據(jù)并行打入片上 網(wǎng)絡(luò)數(shù)據(jù)通路中。
上述內(nèi)容詳細(xì)闡述了針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)測試外殼電路 的優(yōu)化目標(biāo)以及推薦的設(shè)計(jì)規(guī)則，符合這些規(guī)則將可以保證測試外殼能夠 在迸行測試數(shù)據(jù)傳輸時(shí)在提供基本測試訪問以及測試數(shù)據(jù)打包功能的基 礎(chǔ)上，對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通道的帶寬進(jìn)行充分的利用。
基于上述針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)測試外殼電路的優(yōu)化目標(biāo)
以及推薦的設(shè)計(jì)規(guī)則，圖2示出了本發(fā)明提供的針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶
寬設(shè)計(jì)測試外殼電路總體技術(shù)方案的實(shí)現(xiàn)流程圖，該方法包括以下步驟-
步驟201r確定測試外殼寄存器鏈的長度；
步驟202:計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值；
步驟203:根據(jù)測試外殼寄存器鏈的長度和傳輸待測芯核測試數(shù)據(jù)所 需數(shù)據(jù)包數(shù)目的理論下限值，確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目， 將待測芯核內(nèi)部掃描鏈和基本輸入輸出端口合并到所述確定數(shù)目的新掃 描鏈上，使得每條新掃描鏈長度小于根據(jù)合并新掃描鏈數(shù)目確定的值；
步驟204:建立測試外殼寄存器鏈與待測芯核內(nèi)部合并后新掃描鏈的 對(duì)應(yīng)關(guān)系，連接測試外殼寄存器鏈與外部數(shù)據(jù)通路以及測試外殼寄存器鏈 與待測芯核之間的互連電路。
在上述步驟201中，為了充分利用網(wǎng)絡(luò)通道帶寬，應(yīng)當(dāng)盡量使得數(shù)據(jù) 通路中的每一位都對(duì)應(yīng)一位有效測試數(shù)據(jù)，因此測試外殼寄存器鏈的長度 W應(yīng)等于數(shù)據(jù)通路數(shù)據(jù)位的數(shù)目w。即上述步驟201中所述確定測試外殼 寄存器鏈的長度包括將數(shù)據(jù)通路數(shù)據(jù)位的數(shù)目w確定為每條測試外殼寄 存器鏈上寄存器的個(gè)數(shù)，即每條測試外殼寄存器鏈的長度W。
在上述步驟202中，所述計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目
的理論下限值根據(jù)公式 =
進(jìn)行計(jì)算，其中"p為傳輸待測芯核測試數(shù)
據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，？為待測芯核的測試向量包含的數(shù)據(jù)量 總數(shù)，該數(shù)據(jù)量總數(shù)包括基本輸入輸出端口以及內(nèi)部掃描鏈上測試數(shù)據(jù)， W為片上網(wǎng)絡(luò)數(shù)據(jù)通路的帶寬值。
在上述步驟203中，所述根據(jù)測試外殼寄存器鏈的長度和傳輸待測芯 核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，確定待測芯核內(nèi)部合并后新掃 描鏈的數(shù)目包括假設(shè)每條測試外殼寄存器鏈的長度為iV，傳輸待測芯核 測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值為"p，待測芯核內(nèi)部合并后新掃描 鏈的數(shù)目為g，待測芯核內(nèi)部掃描鏈合并前的數(shù)目為m，每條掃描鏈的長 度為丄,.，其中Z-1， 2，…，m，則將原來的m條掃描鏈及基本輸入輸出端 口合并到g條新掃描鏈上去，在每條內(nèi)部掃描鏈不可分割的前提下，如果 存在切實(shí)可行的合并方案，將m條掃描鏈合并為g條新的掃描鏈，且待測 芯核內(nèi)部合并后新掃描鏈的長度小于等于(W/g)x"p，每條新的掃描鏈分配 到的測試外殼寄存器數(shù)則為^ ，則確定待測芯核內(nèi)部合并后新掃描鏈的
數(shù)目g。
所述待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g為每條測試外殼寄存器鏈
長度AA的因子，能夠被iV整除。所述待測芯核內(nèi)部合并后新掃描鏈的數(shù)目 g的取值范圍為{2",2"-',2"-2,...2,1}，為了盡量縮短打包周期，依次對(duì)上述的 值從大到小進(jìn)行嘗試，直至滿足存在切實(shí)可行的合并方案，將m條掃描鏈 合并為g條新的掃描鏈，且待測芯核內(nèi)部合并后新掃描鏈的長度小于等于 (W/g)x 條件為止。
在上述步驟204中，所述建立測試外殼寄存器鏈與待測芯核內(nèi)部合并 后新掃描鏈的對(duì)應(yīng)關(guān)系為一一對(duì)應(yīng)關(guān)系。測試外殼上的每組寄存器，即每 條測試外殼寄存器鏈對(duì)應(yīng)一條待測芯核中的新掃描鏈，寄存器組與路由器 間互連電路寬度為w，與待測芯核間互連電路寬度為g。
基于圖2所述的本發(fā)明提供的針對(duì)片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)測試外 殼電路總體技術(shù)方案的實(shí)現(xiàn)流程圖，以下結(jié)合具體的實(shí)施例對(duì)本發(fā)明針對(duì) 片上網(wǎng)絡(luò)數(shù)據(jù)通路帶寬設(shè)計(jì)測試外殼電路的方法進(jìn)一步詳細(xì)說明。
實(shí)施例
在本實(shí)施例中，假設(shè)一個(gè)待測芯核內(nèi)包含15條含45個(gè)寄存器的掃描 鏈，5條包含20個(gè)寄存器的掃描鏈，以及108個(gè)輸入/輸出端口， 108為輸 入端口數(shù)和輸出端口數(shù)間的最大值，數(shù)據(jù)通路的帶寬w為16，則根據(jù)測
試外殼寄存器總數(shù)W等于數(shù)據(jù)通路的帶寬w，首先可以確定測試外殼寄存 器總數(shù)iV為16。
然后，根據(jù)公式(1)計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的 理論下限值
一15x45 + 5x20 + 108'
-f
16
=56
io 然后，由于^=16，依次按照{(diào)16， 8， 4， 2， 1}的順序嘗試將測試外
殼寄存器分配到g個(gè)分組中去。
首先假設(shè)g=16，則每條新掃描鏈上的寄存器數(shù)/包括添加的基本輸 入輸出端口不得超過(AT/g)x"—(l6/i6)x56-56 。在假設(shè)每條掃描鏈內(nèi)部不 可分割的前提下，由于原來有15+5=20條掃描鏈，為滿足合并后的新掃
15描鏈條數(shù)為16條，則至少需要將5條包含20個(gè)寄存器的掃描鏈合為1條， 或者將5條包含20個(gè)寄存器掃描鏈中的4條合并到其他16條掃描鏈中， 這里所述16條掃描鏈包括1條含20個(gè)寄存器的掃描鏈和15條含45個(gè)寄 存器的掃描鏈。這樣一來，新掃描鏈的長度至少為45+20 = 65，大于 (iV/g)x"P = (16/16)x56 = 56，所以此長度無法滿足要求，因此g二16的假設(shè)
20 不成立。
然后繼續(xù)假設(shè)g=8，則每條新掃描鏈上的寄存器數(shù)/包括添加的基本
輸入輸出端口不得超過(W/g)x/7p-(16/8)x56-112。在假設(shè)待測芯核內(nèi)部合 并后新掃描鏈的數(shù)目為8后，尋找是否存在一個(gè)切實(shí)可行的合并方案，使
原來的20條掃描鏈能夠合并為8條新的掃描鏈，如果存在一個(gè)切實(shí)可行 25的合并方案，使原來的20條掃描鏈能夠合并為8條新的掃描鏈，則g二8 的假設(shè)成立；否則，g二8的假設(shè)不成立。
按以下方案可將上述20條掃描鏈合并分配到8條新掃描鏈上，且每 條掃描鏈的長度不超過112:
1) 將15條含45個(gè)寄存器的掃描鏈合并為7條含90個(gè)寄存器的 30 掃描鏈和一條含45個(gè)寄存器的掃描鏈；2) 將5條含20個(gè)寄存器的掃描鏈合并到1)中產(chǎn)生的含90個(gè)寄 存器的掃描鏈中，此時(shí)電路中共有5條含110個(gè)寄存器的掃描 鏈，2條含90個(gè)寄存器的掃描鏈及1條含45個(gè)寄存器的掃描 鏈；
5 3) 將基本輸入輸出端口填充到上述掃描鏈中，并使得每條掃描鏈
的長度不超過112，具體說明為在5條含110個(gè)寄存器的掃 描鏈上各填充兩個(gè)端口 ，在2條含90個(gè)寄存器的掃描鏈上各 填充22個(gè)端口，將剩余的54個(gè)端口填充到1條含45個(gè)寄存 器的掃描鏈上。
10 因此，g二8的假設(shè)成立，確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g
=8。這樣一來，可以將測試外殼上16個(gè)寄存器分配到8個(gè)寄存器組中， 其中每個(gè)寄存器組含2個(gè)寄存器，分別分配給上述的8條新的掃描鏈。在 每個(gè)數(shù)據(jù)包中包含每條新掃描鏈的2個(gè)測試數(shù)據(jù)位。
最后，建立測試外殼寄存器鏈與待測芯核內(nèi)部合并后新掃描鏈之間的
15 —一對(duì)應(yīng)關(guān)系，連接測試外殼寄存器鏈與外部數(shù)據(jù)通路以及測試外殼寄存 器鏈與待測芯核之間的互連電路。如圖3所示，圖3為測試外殼上的一組 寄存器的電路互連方式示意圖。
本發(fā)明可以應(yīng)用于在采用片上網(wǎng)絡(luò)作為測試訪問機(jī)制的系統(tǒng)芯片測 試技術(shù)中。如圖4所示，圖4為帶有針對(duì)帶寬設(shè)計(jì)的測試外殼采用片上網(wǎng)
20 絡(luò)通信結(jié)構(gòu)的系統(tǒng)芯片框架圖。圖中的數(shù)據(jù)通路帶寬為w，測試外殼位于 待測芯核與片上網(wǎng)絡(luò)通信資源(如路由器)連接部分，測試外殼與路由器 間的帶寬為w，與待測芯核間的帶寬為g。將測試數(shù)據(jù)利用數(shù)據(jù)包的形式 發(fā)送到測試外殼以供待測芯核使用，或?qū)⒋郎y芯核的測試響應(yīng)傳送到測試 外殼上，通過打包機(jī)制發(fā)送到片上網(wǎng)絡(luò)數(shù)據(jù)通道，并輸出到觀測點(diǎn)以供比
25 較結(jié)果。由于針對(duì)帶寬設(shè)計(jì)的測試外殼可能使得每條掃描鏈對(duì)應(yīng)多個(gè)寄存 器，每向一個(gè)寄存器移入一個(gè)數(shù)據(jù)位需要一個(gè)時(shí)鐘周期，由于每個(gè)寄存器 組中包含iWg個(gè)寄存器，因此需要7Wg個(gè)時(shí)鐘周期為測試外殼寄存器鏈裝
載數(shù)據(jù)。
由于在采用的片上網(wǎng)絡(luò)架構(gòu)的系統(tǒng)芯片上包含有多個(gè)待測芯核，為了 30合理安排各個(gè)測試芯核測試數(shù)據(jù)在片上網(wǎng)絡(luò)中的傳輸，降低總的測試時(shí) 間，需要對(duì)個(gè)待測芯核的測試數(shù)據(jù)包傳輸進(jìn)行測試調(diào)度。
使用針對(duì)帶寬設(shè)計(jì)的測試外殼的待測芯核測試數(shù)據(jù)包進(jìn)行調(diào)度可采 取兩種方案， 一是不改變測試數(shù)據(jù)在測試外殼與待測芯核間的移入移出時(shí) 鐘頻率，在每個(gè)待測芯核打包周期的間隔中交錯(cuò)進(jìn)行其他芯核測試數(shù)據(jù)的 傳輸，這要求交錯(cuò)傳輸?shù)男竞藴y試外殼有著相同的打包周期；另一種是將 5 測試外殼與待測芯核間的移入移出時(shí)鐘頻率提高7Wg倍，從而使片上的每
個(gè)待測芯核的打包周期相等，但這可能帶來測試功耗的急劇增長，因?yàn)樾?br> 片功耗與工作頻率稱正比，理論上頻率提高iWg倍，測試功耗也會(huì)增長
iV/g倍，需要在一定的功耗限制條件下進(jìn)行。
本發(fā)明，針對(duì)帶寬設(shè)計(jì)的測試外殼具有對(duì)數(shù)據(jù)通道帶寬利用率高的特 10點(diǎn)。應(yīng)用針對(duì)帶寬設(shè)計(jì)的測試外殼的測試外殼設(shè)計(jì)能夠達(dá)到數(shù)據(jù)通道帶寬
理論利用率的上限,減少了片上網(wǎng)絡(luò)中傳輸數(shù)據(jù)包的數(shù)目，配合適宜的測試
調(diào)度算法可以減少測試時(shí)間。
以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行
了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而 15 已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修
改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種測試外殼電路，其特征在于，該電路包括至少一條用于測試待測芯核測試數(shù)據(jù)的測試外殼寄存器鏈，連接所述測試外殼寄存器鏈與待測芯核之間的互連電路，和連接所述測試外殼寄存器鏈與外部數(shù)據(jù)通路之間的互連電路。
2、 根據(jù)權(quán)利要求1所述的測試外殼電路，其特征在于，所述測試外 殼寄存器鏈由多個(gè)寄存器串連構(gòu)成，通過測試外殼寄存器鏈與待測芯核之 間的互連電路，以及測試外殼寄存器鏈與外部數(shù)據(jù)通路之間的互連電路，10實(shí)現(xiàn)待測芯核與外部數(shù)據(jù)通路之間的數(shù)據(jù)匹配。
3、 一種測試外殼電路的設(shè)計(jì)方法，其特征在于，該方法包括A、 確定測試外殼寄存器鏈的長度；B、 計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值；C、 根據(jù)測試外殼寄存器鏈的長度和傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù) 15包數(shù)目的理論下限值，確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目，將待測芯核內(nèi)部掃描鏈和基本輸入輸出端口合并到所述確定數(shù)目的新掃描鏈上；D、 建立測試外殼寄存器鏈與待測芯核內(nèi)部合并后新掃描鏈的對(duì)應(yīng)關(guān) 系，連接測試外殼寄存器鏈與外部數(shù)據(jù)通路以及測試外殼寄存器鏈與待測 芯核之間的互連電路。20
4、根據(jù)權(quán)利要求3所述的測試外殼電路的設(shè)計(jì)方法，其特征在于，步驟A中所述確定測試外殼寄存器鏈的長度包括將數(shù)據(jù)通路數(shù)據(jù)位的數(shù)目確定為每條測試外殼寄存器鏈上寄存器的 個(gè)數(shù)，即每條測試外殼寄存器鏈的長度。
5、根據(jù)權(quán)利要求3所述的測試外殼電路的設(shè)計(jì)方法，其特征在于，25 步驟B中所述計(jì)算傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值根據(jù)公式 =<formula>formula see original document page 2</formula>進(jìn)行計(jì)算，其中"。為傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，^為待測芯核的測試向量包含的數(shù)據(jù)量總數(shù)，該數(shù)據(jù) 量總數(shù)包括基本輸入輸出端口以及內(nèi)部掃描鏈上測試數(shù)據(jù)，W為片上網(wǎng)絡(luò) 數(shù)據(jù)通路的帶寬值。
6、 根據(jù)權(quán)利要求3所述的測試外殼電路的設(shè)計(jì)方法，其特征在于， 步驟c中所述根據(jù)測試外殼寄存器鏈的長度和傳輸待測芯核測試數(shù)據(jù)所需數(shù)據(jù)包數(shù)目的理論下限值，確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目包5括假設(shè)每條測試外殼寄存器鏈的長度為w，傳輸待測芯核測試數(shù)據(jù)所需 數(shù)據(jù)包數(shù)目的理論下限值為"p，待測芯核內(nèi)部合并后新掃描鏈的數(shù)目為g， 待測芯核內(nèi)部掃描鏈合并前的數(shù)目為w，每條掃描鏈的長度為A，其中/=1,2， ...， m，則將原來的m條掃描鏈及基本輸入輸出端口合并到g條新掃 io描鏈上去，在每條內(nèi)部掃描鏈不可分割的前提下，如果存在切實(shí)可行的合 并方案，將m條掃描鏈合并為g條新的掃描鏈，且待測芯核內(nèi)部合并后新 掃描鏈的長度小于等于(iV/g)x ，則確定待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g。
7、 根據(jù)權(quán)利要求6所述的測試外殼電路的設(shè)計(jì)方法，其特征在于， 15 所述待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g為每條測試外殼寄存器鏈長度iV的因子，能夠被W整除。
8、 根據(jù)權(quán)利要求6所述的測試外殼電路的設(shè)計(jì)方法，其特征在于， 所述待測芯核內(nèi)部合并后新掃描鏈的數(shù)目g的取值范圍為 {2",2"-',2"-2,...2,1}，為了盡量縮短打包周期，依次對(duì)上述的值從大到小進(jìn)行20嘗試，直至滿足存在切實(shí)可行的合并方案，將m條掃描鏈合并為g條新的 掃描鏈，且待測芯核內(nèi)部合并后新掃描鏈的長度小于等于(iV/g)x"P條件為 止。
9、 根據(jù)權(quán)利要求3所述的測試外殼電路的設(shè)計(jì)方法，其特征在于， 步驟D中所述建立測試外殼寄存器鏈與待測芯核內(nèi)部合并后新掃描鏈的25 對(duì)應(yīng)關(guān)系為--對(duì)應(yīng)關(guān)系。
全文摘要
本發(fā)明公開了一種測試外殼電路，包括至少一條用于測試待測芯核測試數(shù)據(jù)的測試外殼寄存器鏈，連接所述測試外殼寄存器鏈與待測芯核之間的互連電路，和連接所述測試外殼寄存器鏈與外部數(shù)據(jù)通路之間的互連電路。本發(fā)明同時(shí)公開了一種測試外殼電路的設(shè)計(jì)方法。利用本發(fā)明，實(shí)現(xiàn)了對(duì)測試外殼電路的設(shè)計(jì)，不僅提供了傳統(tǒng)測試外殼的測試訪問功能，而且根據(jù)片上網(wǎng)絡(luò)測試數(shù)據(jù)傳輸?shù)奶攸c(diǎn)進(jìn)行了優(yōu)化設(shè)計(jì)，充分利用了網(wǎng)絡(luò)通道的帶寬，提高了測試的并行性，縮短了測試時(shí)間，減少了測試所需的引腳數(shù)以及測試面積的開銷，降低了測試成本。
文檔編號(hào)H04B17/00GK101102232SQ20061009024
公開日2008年1月9日 申請日期2006年7月7日 優(yōu)先權(quán)日2006年7月7日
發(fā)明者佳 李, 李曉維, 瑜 胡 申請人:中國科學(xué)院計(jì)算技術(shù)研究所