專利名稱：利用fpga完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉同步光網(wǎng)絡(luò)通信技術(shù)領(lǐng)域，尤其涉及一種利用現(xiàn)場(chǎng)可編程邏輯器件(FPGA)實(shí)現(xiàn)光傳輸(SDH/SONET)設(shè)備之間的ECC(Embedded Control Channel)通信的裝置。
背景技術(shù)：
在傳統(tǒng)的光傳輸設(shè)備的1個(gè)或多個(gè)線路接口的線路板中，由FPGA器件形成的DCC處理單元完成與成幀器的開銷收發(fā)對(duì)接，處理開銷中1路或多路的D1～D12字節(jié)的全部或者部分，合成符合HDLC協(xié)議的數(shù)據(jù)包發(fā)送到DCC串行總線上，然后再由下一級(jí)器件完成DCC數(shù)據(jù)包格式到ECC數(shù)據(jù)包格式的協(xié)議轉(zhuǎn)換，轉(zhuǎn)換的方式主要有兩種，實(shí)現(xiàn)方法如圖1所示方式1利用CPU現(xiàn)成的串口，串口工作在HDLC協(xié)議模式，此串口直接和DCC處理單元的DCC串行總線對(duì)接，由CPU響應(yīng)中斷，然后再由CPU完成DCC數(shù)據(jù)的收發(fā)和協(xié)議的解析。
當(dāng)CPU的HDLC通道資源不足時(shí)，就要啟用方式2。
方式2利用外置的HDLC處理器擴(kuò)展HDLC通道，通過HDLC處理器完成DCC數(shù)據(jù)收發(fā)，HDLC處理器通過硬件中斷向CPU請(qǐng)求資源，并且通過并行數(shù)據(jù)地址總線和CPU進(jìn)行數(shù)據(jù)對(duì)接，收發(fā)DCC數(shù)據(jù)。
最后，兩種方式都是由CPU通過軟件算法完成DCC數(shù)據(jù)格式到ECC數(shù)據(jù)格式的轉(zhuǎn)換，然后由CPU上的HDLC串口通過HDLC總線發(fā)送給NCP網(wǎng)元控制板。
上述兩種實(shí)現(xiàn)ECC通信的傳統(tǒng)方式都占用了大量的CPU資源，隨著光傳輸設(shè)備線路接口板的集成度不斷提高，每塊線路板的線路接口數(shù)量不斷增加，DCC通道數(shù)量也相應(yīng)增加，這就導(dǎo)致CPU的中斷響應(yīng)頻繁，CPU的負(fù)荷不斷加重，從而不能實(shí)時(shí)完成DCC到ECC協(xié)議轉(zhuǎn)換處理，很容易造成ECC通信阻塞甚至通信中斷。

發(fā)明內(nèi)容
鑒于此，為了解決傳統(tǒng)方式CPU負(fù)荷過重，不能實(shí)時(shí)完成DCC到ECC協(xié)議轉(zhuǎn)換處理，容易造成ECC通信阻塞這些技術(shù)問題，本發(fā)明提出一種利用FPGA全硬件自動(dòng)處理光傳輸設(shè)備之間ECC通信的裝置，通過對(duì)FPGA進(jìn)行有效的邏輯設(shè)計(jì)使得單板CPU只需在初始化時(shí)完成一些對(duì)FPGA初始化的操作，例如對(duì)寄存器進(jìn)行設(shè)置，其余的協(xié)議處理工作由FPGA硬件自動(dòng)完成，以下即為本發(fā)明的技術(shù)方案一種利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的裝置，包括，至少一塊網(wǎng)元控制板，用于網(wǎng)元管理和嵌入式控制通道協(xié)議的處理；至少一個(gè)數(shù)據(jù)通信通路處理單元，用于開銷數(shù)據(jù)的收發(fā)；及CPU單元；其特征在于，該裝置還包括現(xiàn)場(chǎng)可編程邏輯器件，完成由數(shù)據(jù)通信通路處理單元到網(wǎng)元控制板的數(shù)據(jù)通信通路數(shù)據(jù)到嵌入式控制通道數(shù)據(jù)的協(xié)議轉(zhuǎn)換和傳送，以及完成由網(wǎng)元控制板到數(shù)據(jù)通信通路處理單元的嵌入式控制通道數(shù)據(jù)到數(shù)據(jù)通信通路數(shù)據(jù)的協(xié)議轉(zhuǎn)換和傳送；緩沖區(qū)，用于由數(shù)據(jù)通信通路數(shù)據(jù)到嵌入式控制通道數(shù)據(jù)以及由嵌入式控制通道數(shù)據(jù)到數(shù)據(jù)通信通路數(shù)據(jù)的協(xié)議轉(zhuǎn)換及傳送過程中數(shù)據(jù)的緩存；所述網(wǎng)元控制板與所述現(xiàn)場(chǎng)可編程邏輯器件之間通過HDLC總線相連接；所述數(shù)據(jù)通信通路處理單元與所述現(xiàn)場(chǎng)可編程邏輯器件之間通過HDLC總線相連接；所述CPU單元與所述現(xiàn)場(chǎng)可編程邏輯器件之間線路相連，CPU單元完成對(duì)所述現(xiàn)場(chǎng)可編程邏輯器件的初始化和配置。
通過以上技術(shù)方案，解放了CPU的資源，解決了ECC通信阻塞的問題，提高了光傳輸網(wǎng)絡(luò)的ECC通信的穩(wěn)定性。


圖1為傳統(tǒng)的DCC-ECC轉(zhuǎn)發(fā)實(shí)現(xiàn)方式示意圖；圖2為DCC-ECC轉(zhuǎn)發(fā)的FPGA實(shí)現(xiàn)方案邏輯框圖；圖3為ECC-DCC的數(shù)據(jù)流向示意圖；圖4為ECC通道數(shù)據(jù)包的幀格式示意圖；圖5為標(biāo)準(zhǔn)的DCC通道數(shù)據(jù)包的幀格式示意圖。
具體實(shí)施例方式
本發(fā)明利用FPGA實(shí)現(xiàn)ECC主控板到光通道板開銷處理處的數(shù)據(jù)交換，完成HDLC協(xié)議處理，實(shí)現(xiàn)兩邊ECC和DCC數(shù)據(jù)的傳送，整個(gè)傳送過程不需要CPU實(shí)時(shí)控制。取代傳統(tǒng)方案中，由CPU的HDLC通信串口或者HDLC擴(kuò)展器收發(fā)串行數(shù)據(jù)(硬件部分)，然后通過軟件算法實(shí)時(shí)處理ECC數(shù)據(jù)和DCC數(shù)據(jù)之間轉(zhuǎn)發(fā)(軟件部分)的過程，實(shí)現(xiàn)方案如附圖2所示。
整個(gè)方案的實(shí)現(xiàn)共分以下幾個(gè)功能部分實(shí)現(xiàn)ECC_HDLC接收接收從ECC主控板中發(fā)來的HDLC幀，解析其中的ECC控制信息(若干字節(jié)ECC信息頭)，然后將符合本地的數(shù)據(jù)內(nèi)容保存在緩存中。
DCC_HDLC發(fā)送從緩存取數(shù)據(jù)出來，并根據(jù)ECC_HDLC接收部分解析的ECC控制信息決定從緩存中的DCC內(nèi)容通過相應(yīng)的DCC端口發(fā)出去；DCC_HDLC接收(多組)多路同時(shí)接收從SDH/SONET開銷處理(DCC提取)發(fā)來的HDLC幀，去掉幀頭和CRC校驗(yàn)字節(jié)，將DCC信息內(nèi)容寫入緩存中。
ECC_HDLC發(fā)送將多路DCC信息內(nèi)容根據(jù)優(yōu)先級(jí)控制從緩存中提取出來，然后將DCC信息加上ECC控制信息(若干字節(jié)ECC信息頭)、HDLC的CRC校驗(yàn)字和幀頭，發(fā)送給ECC主控板；緩沖區(qū)包括緩沖區(qū)讀寫控制器，以及數(shù)據(jù)緩存區(qū)，分別對(duì)應(yīng)若干路上行(DCC接收ECC發(fā)送)和下行(ECC接受DCC發(fā)送)方向。緩沖區(qū)用來緩存接收的數(shù)據(jù)，緩沖區(qū)讀寫控制器用來管理緩存區(qū)的讀寫指針和空滿狀態(tài)。同時(shí)完成對(duì)ECC_HDLC接收、DCC_HDLC發(fā)送、DCC_HDLC接收和ECC_HDLC發(fā)送四個(gè)模塊對(duì)RAM的讀寫允許的分時(shí)控制；CPU接口完成對(duì)若干字節(jié)控制信息的初始化配置和各個(gè)模塊工作性能的收集管理。
下面結(jié)合附圖和數(shù)據(jù)處理流向?qū)夹g(shù)方案的實(shí)施作進(jìn)一步的詳細(xì)描述在本案例中，緩沖區(qū)控制器主要由若干個(gè)BD(buffer description)表和RAM讀寫控制時(shí)序組成，數(shù)據(jù)緩存采用RAM實(shí)現(xiàn)。在RAM中劃分了若干個(gè)FIFO(firstin first out)，用來緩存接收的數(shù)據(jù)；BD表用來管理FIFO區(qū)的讀寫指針和空滿狀態(tài)。
數(shù)據(jù)流向如附圖3所示。
下行數(shù)據(jù)流包括步驟A、NCP網(wǎng)元控制板通過HDLC總線下發(fā)的數(shù)據(jù)；B、ECC_HDLC_RX接收(與本地址匹配且數(shù)據(jù)正確的)數(shù)據(jù)到RAM內(nèi)；
C、從RAM中取出數(shù)據(jù)，然后從DCC_HDLC_TX的其中一個(gè)端口發(fā)送出去。
上行數(shù)據(jù)流包括步驟D、DCC_HDLC_RX接收數(shù)據(jù)(多路同時(shí))，然后將數(shù)據(jù)(只要是正確的)存放于RAM內(nèi)；E、從RAM中取出數(shù)據(jù)，ECC_HDLC_TX通過HDLC總線發(fā)送出去F、NCP網(wǎng)元控制板接收數(shù)據(jù)。
ANCP板發(fā)數(shù)據(jù)NCP網(wǎng)元控制板將ECC數(shù)據(jù)包發(fā)往HDLC總線，數(shù)據(jù)格式如附圖4所示，包括10字節(jié)信息頭和通過DCC通道傳送的ECC協(xié)議包。10字節(jié)信息頭主要包括目的地址、源地址、目的端口號(hào)、幀長(zhǎng)度、鏈路控制字節(jié)和3字節(jié)的保留字節(jié)。
BECC_HDLC接收發(fā)現(xiàn)有效幀頭后，實(shí)時(shí)分析來自總線上的所有數(shù)據(jù)，只要數(shù)據(jù)包的目的地址和本地地址匹配，則把除幀頭之外的數(shù)據(jù)存儲(chǔ)到RAM中，直到發(fā)現(xiàn)結(jié)束幀頭，然后檢查數(shù)據(jù)包的狀態(tài)，(數(shù)據(jù)包是否完整，是否有CRC錯(cuò)誤)，F(xiàn)IFO是否溢出，BD表是否溢出。如果數(shù)據(jù)包正確，F(xiàn)IFO和BD表沒有溢出，則更新BD表，包括寫入當(dāng)前幀長(zhǎng)度，并將指向BD表的指針加一個(gè)單位。BD表是一個(gè)封閉空間，如果到了表尾，則回到該BD表的表頭重新開始。如果發(fā)現(xiàn)任何錯(cuò)誤，則丟棄此數(shù)據(jù)包，向CPU接口的狀態(tài)統(tǒng)計(jì)寄存器報(bào)告曾經(jīng)發(fā)生錯(cuò)誤，并將所有的指針都回到?jīng)]有接收到這個(gè)數(shù)據(jù)包之前的狀態(tài)。
CDCC_HDLC發(fā)送比較BD表的讀寫指針，如果發(fā)現(xiàn)指針值不同，則代表有新的ECC數(shù)據(jù)包收到，從BD表得到數(shù)據(jù)包的幀長(zhǎng)度，并根據(jù)上一幀結(jié)束的FIFO指針加1個(gè)單位作為本幀的起始FIFO地址，根據(jù)包長(zhǎng)度和起始指針開始從RAM內(nèi)的FIFO區(qū)讀回?cái)?shù)據(jù)，并串轉(zhuǎn)換，并根據(jù)ECC_HDLC_RX接收到的端口信息，決定從多個(gè)端口中的相應(yīng)端口進(jìn)行發(fā)送。發(fā)送完數(shù)據(jù)后，產(chǎn)生并發(fā)送新的CRC字節(jié)，然后發(fā)送結(jié)束標(biāo)志的HDLC幀頭。然后將指向BD表的指針加一個(gè)單位。
DCC_HDLC_TX發(fā)送的數(shù)據(jù)包格式如附圖5所示。
DDCC_HDLC接收多個(gè)接收通道同時(shí)獨(dú)立工作，發(fā)現(xiàn)有效幀頭后開始接收數(shù)據(jù)包，并實(shí)時(shí)檢查數(shù)據(jù)包的正確性，同時(shí)將數(shù)據(jù)寫入FIFO中。接收到結(jié)束幀頭后，檢查數(shù)據(jù)包的狀態(tài)，包括數(shù)據(jù)包是否完整，是否有CRC錯(cuò)誤等，緩沖區(qū)是否溢出。如果沒有錯(cuò)誤，再讀取BD表狀態(tài)，檢查BD表是否溢出或?qū)憹M，如果沒有溢出或可寫，則向BD表寫入當(dāng)前幀長(zhǎng)度，并將指向BD表的指針加1個(gè)單位。如果在檢查中發(fā)現(xiàn)任何的錯(cuò)誤，(數(shù)據(jù)包錯(cuò)誤，或者緩沖區(qū)錯(cuò)誤，或者是BD錯(cuò)誤)，則向CPU接口的狀態(tài)統(tǒng)計(jì)寄存器報(bào)告曾經(jīng)發(fā)生錯(cuò)誤，所有的指針都回到?jīng)]有接收到這個(gè)數(shù)據(jù)包之前的狀態(tài)。
EECC_HDLC發(fā)送采用輪詢方式，比較各個(gè)通道的發(fā)送BD指針與DCC_HDLC接收BD指針，如果發(fā)現(xiàn)不一樣，則代表有新的數(shù)據(jù)包產(chǎn)生，則ECC_HDLC發(fā)送控制開始運(yùn)作，先從RAM內(nèi)讀回BD信息，從中得到數(shù)據(jù)包的長(zhǎng)度，然后根據(jù)上一幀結(jié)束的FIFO指針加一個(gè)單位作為起始FIFO指針，開始從RAM內(nèi)的FIFO區(qū)讀回?cái)?shù)據(jù)，并串轉(zhuǎn)換，準(zhǔn)備發(fā)送數(shù)據(jù)，先從CPU接口配置的10字節(jié)ECC信息頭寄存器中獲取前十個(gè)字節(jié)的信息，作為數(shù)據(jù)的一部分發(fā)送到總線上去，然后發(fā)送FIFO中讀到的數(shù)據(jù)，數(shù)據(jù)長(zhǎng)度為BD表表示的幀長(zhǎng)度，最后產(chǎn)生新的CRC字節(jié)和結(jié)束幀頭。新的數(shù)據(jù)包格式如附圖4所示。在發(fā)送真正完成之后，更新BD表，即指向BD表的指針加一個(gè)單位。
在發(fā)送過程中，如果出現(xiàn)沖突，數(shù)據(jù)包重新發(fā)送，指針回到發(fā)送完前一個(gè)幀時(shí)的狀態(tài)。
FNCP網(wǎng)元控制板收數(shù)據(jù)這部分是在NCP網(wǎng)元控制板完成的，NCP板從HDLC總線上接收ECC數(shù)據(jù)包，解析10字節(jié)信息頭，判斷源地址和端口號(hào)從而做相應(yīng)處理，并解析剝離了10字節(jié)信息頭的通過DCC通道傳的ECC協(xié)議包，完成DCC-ECC的連接。
當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，本領(lǐng)域技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的裝置，包括，至少一塊網(wǎng)元控制板，用于網(wǎng)元管理和嵌入式控制通道協(xié)議的處理；至少一個(gè)數(shù)據(jù)通信通路處理單元，用于開銷數(shù)據(jù)的收發(fā)；及CPU單元；其特征在于，該裝置還包括現(xiàn)場(chǎng)可編程邏輯器件，完成由數(shù)據(jù)通信通路處理單元到網(wǎng)元控制板的數(shù)據(jù)通信通路數(shù)據(jù)到嵌入式控制通道數(shù)據(jù)的協(xié)議轉(zhuǎn)換和傳送，以及完成由網(wǎng)元控制板到數(shù)據(jù)通信通路處理單元的嵌入式控制通道數(shù)據(jù)到數(shù)據(jù)通信通路數(shù)據(jù)的協(xié)議轉(zhuǎn)換和傳送；緩沖區(qū)，用于由數(shù)據(jù)通信通路數(shù)據(jù)到嵌入式控制通道數(shù)據(jù)以及由嵌入式控制通道數(shù)據(jù)到數(shù)據(jù)通信通路數(shù)據(jù)的協(xié)議轉(zhuǎn)換及傳送過程中數(shù)據(jù)的緩存；所述網(wǎng)元控制板與所述現(xiàn)場(chǎng)可編程邏輯器件之間通過HDLC總線相連接；所述數(shù)據(jù)通信通路處理單元與所述現(xiàn)場(chǎng)可編程邏輯器件之間通過HDLC總線相連接；所述CPU單元與所述現(xiàn)場(chǎng)可編程邏輯器件之間線路相連，CPU單元完成對(duì)所述現(xiàn)場(chǎng)可編程邏輯器件的初始化和配置。
2.如權(quán)利要求1所述的利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置，其特征在于，所述的緩沖區(qū)由所述現(xiàn)場(chǎng)可編程邏輯器件內(nèi)部的RAM資源構(gòu)成。
3.如權(quán)利要求1所述的利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置，其特征在于，所述的緩沖區(qū)為一個(gè)外掛的緩沖區(qū)，并與所述現(xiàn)場(chǎng)可編程邏輯器件通過數(shù)據(jù)總線相連。
4.如權(quán)利要求3所述的利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置，其特征在于，所述外掛的緩沖區(qū)使用RAM實(shí)現(xiàn)。
5.如權(quán)利要求1所述的利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置，其特征在于，所述CPU單元在所述裝置處于工作狀態(tài)時(shí)還可以接收和處理有關(guān)所述現(xiàn)場(chǎng)可編程邏輯器件內(nèi)部各模塊的工作性能數(shù)據(jù)。
6.如權(quán)利要求1至3中任一權(quán)利要求所述的利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置，其特征在于，所述現(xiàn)場(chǎng)可編程邏輯器件包括如下模塊數(shù)據(jù)通信通路接收控制模塊，用于多路同時(shí)接收由數(shù)據(jù)通信通路處理單元發(fā)來的數(shù)據(jù)通信通路數(shù)據(jù)，經(jīng)解析、驗(yàn)證后存入緩沖區(qū)，當(dāng)緩沖區(qū)滿或數(shù)據(jù)驗(yàn)證出錯(cuò)時(shí)進(jìn)行相應(yīng)的錯(cuò)誤處理；嵌入式控制通道發(fā)送控制模塊，用于將多路數(shù)據(jù)通信通路信息內(nèi)容根據(jù)優(yōu)先級(jí)從緩沖區(qū)中讀取出來，然后加入嵌入式控制通道控制信息發(fā)送給NCP網(wǎng)元控制板；嵌入式控制通道接收控制模塊，用于接收從網(wǎng)元控制板發(fā)來的嵌入式控制通道數(shù)據(jù)，解析其中嵌入式控制通道控制信息，然后將符合本地的嵌入式控制通道數(shù)據(jù)內(nèi)容保存到緩沖區(qū)中，當(dāng)緩沖區(qū)滿或數(shù)據(jù)驗(yàn)證出錯(cuò)時(shí)進(jìn)行相應(yīng)的錯(cuò)誤處理；數(shù)據(jù)通信通路發(fā)送控制模塊，用于從緩沖區(qū)中讀取嵌入式控制通道數(shù)據(jù)，并根據(jù)嵌入式控制通道控制信息決定從那個(gè)端口發(fā)送給數(shù)據(jù)通信通路處理單元；CPU接口模塊，用于完成控制信息初始化配置和各個(gè)模塊工作性能數(shù)據(jù)的收集和管理；緩沖區(qū)讀寫管理器，緩沖區(qū)讀寫管理器用來管理緩沖區(qū)的讀寫指針和空滿狀態(tài)，同時(shí)完成數(shù)據(jù)通信通路接收控制模塊、嵌入式控制通道發(fā)送控制模塊、嵌入式控制通道接收控制模塊及數(shù)據(jù)通信通路發(fā)送控制模塊對(duì)緩沖區(qū)讀寫允許的時(shí)分控制；所述數(shù)據(jù)通信通路接收控制模塊、嵌入式控制通道發(fā)送控制模塊、嵌入式控制通道接收控制模塊、數(shù)據(jù)通信通路發(fā)送控制模塊、CPU接口模塊、緩沖區(qū)讀寫管理器通過內(nèi)部數(shù)據(jù)總線相連。
7.如權(quán)利要求6所述的利用FPGA完成光傳輸設(shè)備嵌入式控制通道通信的實(shí)現(xiàn)裝置，其特征在于，所述緩沖區(qū)控制器由若干緩沖區(qū)描述表和RAM讀寫控制時(shí)序組成。
全文摘要
本發(fā)明公開了一種利用現(xiàn)場(chǎng)可編程邏輯器件(FPGA)實(shí)現(xiàn)光傳輸(SDH/SONET)設(shè)備之間的ECC通信的裝置。本發(fā)明提出一種利用FPGA全硬件自動(dòng)處理光傳輸設(shè)備之間ECC通信的裝置，通過對(duì)FPGA進(jìn)行有效的邏輯設(shè)計(jì)使得單板CPU只需在初始化時(shí)完成一些對(duì)FPGA初始化的操作，其余的協(xié)議處理工作由FPGA硬件自動(dòng)完成，本發(fā)明解決傳統(tǒng)方式CPU負(fù)荷過重，不能實(shí)時(shí)完成DCC到ECC協(xié)議轉(zhuǎn)換處理，容易造成ECC通信阻塞這些技術(shù)問題，提高了光傳輸網(wǎng)絡(luò)的ECC通信的穩(wěn)定性。
文檔編號(hào)H04L29/06GK1988501SQ20051013244
公開日2007年6月27日 申請(qǐng)日期2005年12月23日 優(yōu)先權(quán)日2005年12月23日
發(fā)明者劉毅, 桑吉淼 申請(qǐng)人:中興通訊股份有限公司