專利名稱：一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法及其單板裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通訊領(lǐng)域，尤其涉及程控交換技術(shù)中一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法及其單板裝置。
背景技術(shù)：
隨著電話用戶數(shù)量的大量增加以及電話網(wǎng)絡(luò)的不斷優(yōu)化，用戶對(duì)核心交換設(shè)備的容量要求也越來越高。為了組建大容量交換網(wǎng)，各通訊設(shè)備廠商通過疊加多個(gè)小型交換網(wǎng)構(gòu)成。比如通過使用32個(gè)16K的交換網(wǎng)完成256K交換，又如使用四個(gè)較大交換容量的64K交換網(wǎng)組建，如果要構(gòu)成全交換網(wǎng)絡(luò)，則需要更多的小型交換網(wǎng)，當(dāng)使用較小型交換網(wǎng)組建256K交換時(shí)，會(huì)占用大量的機(jī)房空間，設(shè)備的成本、維護(hù)難度、功耗和時(shí)延也會(huì)大大增加，可靠性也會(huì)降低，如果使用“拷貝T”的方法構(gòu)成256K全交換網(wǎng)，那么設(shè)備的數(shù)量將會(huì)成倍上升，所以研制256K時(shí)分交換網(wǎng)絡(luò)已至關(guān)重要。
隨著大規(guī)模集成電路的發(fā)展，較大容量專用交換芯片不斷問世，所以基于專用交換芯片的交換網(wǎng)也不斷增多，但交換網(wǎng)的容量越大，那么與交換網(wǎng)連接的物理線路就越多，所以解決大容量交換網(wǎng)數(shù)據(jù)物理接口問題也成為本領(lǐng)域內(nèi)的另一難題，為滿足用戶需求，本單板裝置可在容量上實(shí)現(xiàn)256K時(shí)分電路全交換，并且在一塊較小的單板上解決了256K交換使用的數(shù)據(jù)物理出入線路的問題，另外此裝置在可靠性和成本等方面也保持一定的優(yōu)勢。在本單板裝置中我們采用美國國家半導(dǎo)體公司的LVDS(Low Voltage Differential Signaling)收發(fā)器對(duì)交換物理線路進(jìn)行n∶1(n取大于或等于1的整數(shù)值)整合，使得交換物理線路的數(shù)量縮小n倍，同時(shí)使用美國IDT公司設(shè)計(jì)生產(chǎn)的16K時(shí)分交換芯片搭建256K全交換網(wǎng)絡(luò)，但如果使用“拷貝T”的方法的話，則需要256片16K交換芯片，這在一塊面積較小的單板上是無法實(shí)現(xiàn)的，而且成本和功耗會(huì)非常高。所以針對(duì)此問題，我們根據(jù)16K交換芯片的特征設(shè)計(jì)了三級(jí)交換技術(shù)，最終使用48片16K交換芯片即完成256K的交換網(wǎng)設(shè)計(jì)。也可以在此基礎(chǔ)上通過減少相應(yīng)器件而實(shí)現(xiàn)128K和192K全交換的時(shí)分交換網(wǎng)絡(luò)來降低單板成本以及滿足不同場合的需求。
第CN99109931號(hào)中國專利存在以下不足一、在同樣面積大小的PCB(Printed Circuit Board印刷電路板)單板上按照此專利方法設(shè)計(jì)的單板裝置目前最大可實(shí)現(xiàn)64K交換容量；二、當(dāng)實(shí)現(xiàn)64K交換時(shí)，出入該單板裝置的交換鏈路就已經(jīng)達(dá)到了256條，已經(jīng)無法安排256K交換容量的物理鏈路；三、按照此方法增加PCB面積來設(shè)計(jì)256K交換時(shí)，那么用以實(shí)現(xiàn)交換的器件數(shù)量會(huì)大量增加，可靠性降低，另外功耗也會(huì)大量增加。
第CN03146947號(hào)中國專利與本發(fā)明較為相關(guān)提供一種程控交換網(wǎng)中大容量無阻礙交換的方法，其采用三級(jí)交換網(wǎng)進(jìn)行大容量無阻礙交換，同樣該方法僅提出了在一塊較小的PCB單板上可以實(shí)現(xiàn)64K×64K的大容量無阻塞交換。而本發(fā)明提出的單板裝置不僅利用三級(jí)交換技術(shù)實(shí)現(xiàn)256K×256K交換，而且提出了解決大容量交換的數(shù)據(jù)輸入輸出問題的解決方法。
第EP1073309A2號(hào)歐洲專利存在不足，在目前的技術(shù)發(fā)展?fàn)顩r下，如果使用同樣容量的16K交換單元按照此方法設(shè)計(jì)256K交換網(wǎng)時(shí)，交換芯片的數(shù)量將達(dá)到256片，比本專利多使用了208片，這在一塊較小的PCB上是不可能實(shí)現(xiàn)的。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法及其單板裝置，以在一塊較小的單板上實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的單板裝置，其中，包括高速數(shù)據(jù)輸入串并處理器，用于接收輸入的高速信號(hào)，并將高速信號(hào)作串并處理，分接為單板交換網(wǎng)電路識(shí)別的輸入信號(hào)；三級(jí)交換網(wǎng)輸入級(jí)交換部分，用于接收通過所述高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)，并根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至三級(jí)交換網(wǎng)中間級(jí)交換部分；三級(jí)交換網(wǎng)中間級(jí)交換部分，用于接收所述交換網(wǎng)輸入級(jí)交換部分的輸出數(shù)據(jù)，并根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至三級(jí)交換網(wǎng)輸出級(jí)交換部分；三級(jí)交換網(wǎng)輸出級(jí)交換部分，用于接收所述交換網(wǎng)中間級(jí)交換部分的輸出數(shù)據(jù)，并根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至高速數(shù)據(jù)輸出并串處理器；高速數(shù)據(jù)輸出并串處理器，用于接收所述交換網(wǎng)輸出級(jí)交換部分的輸出數(shù)據(jù)，并將接收的數(shù)據(jù)作并串處理，完成輸出數(shù)據(jù)的復(fù)接，將數(shù)據(jù)輸出。
所述的單板裝置，其中，進(jìn)一步包括一數(shù)據(jù)輸入彈緩處理器，用于根據(jù)數(shù)據(jù)鏈路的時(shí)序要求調(diào)整從所述高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)時(shí)延，使所述輸入信號(hào)滿足交換網(wǎng)接收信號(hào)的時(shí)序要求，并將所述時(shí)延調(diào)整后的信號(hào)輸入到所述三級(jí)交換網(wǎng)輸入級(jí)交換部分。
所述的單板裝置，其中，進(jìn)一步包括CPU控制部分，用于實(shí)現(xiàn)交換過程中的控制作用；時(shí)鐘處理部分，用于提供所述單板裝置工作所需要的時(shí)鐘；主機(jī)通訊接口，用于與外部交換主控機(jī)通信，接收所述主控機(jī)發(fā)出的接續(xù)命令和/或向所述主控機(jī)上報(bào)狀態(tài)；串行測試接口，用于對(duì)在線運(yùn)行的單板裝置進(jìn)行測試。
所述的單板裝置，其中，所述高速數(shù)據(jù)輸入串并處理器接收輸入的高速低電壓差分傳輸信號(hào)，其進(jìn)一步包括多路接收器，用于接收輸入的高速低電壓差分傳輸信號(hào)；一個(gè)或多個(gè)鎖相環(huán)，用于對(duì)一路或多路輸入線路提取的時(shí)鐘鎖相，以產(chǎn)生所需時(shí)鐘；一個(gè)或多個(gè)串并轉(zhuǎn)換器，用于對(duì)信號(hào)進(jìn)行串并轉(zhuǎn)換；輸出寄存器，用于輸出串并處理后的低速信號(hào)。
所述的單板裝置，其中，所述高速數(shù)據(jù)輸出并串處理器輸出高速低電壓差分傳輸信號(hào)，其進(jìn)一步包括鎖相環(huán)，用于對(duì)外部輸入時(shí)鐘進(jìn)行鎖相，并產(chǎn)生內(nèi)部時(shí)鐘；輸入鎖定部分，用于鎖定輸入信號(hào)；特征測試序列信號(hào)產(chǎn)生器，用于在芯片測試模式下發(fā)出測試碼；及一個(gè)或多個(gè)并串轉(zhuǎn)換器，用于對(duì)信號(hào)進(jìn)行并串轉(zhuǎn)換。
所述的單板裝置，其中，所述數(shù)據(jù)輸入彈緩處理器進(jìn)一步包括一雙端口數(shù)據(jù)存儲(chǔ)器、一雙端口數(shù)據(jù)存儲(chǔ)器讀地址產(chǎn)生器及一雙端口數(shù)據(jù)存儲(chǔ)器寫地址產(chǎn)生器；所述雙端口數(shù)據(jù)存儲(chǔ)器根據(jù)所述寫地址產(chǎn)生器產(chǎn)生的地址存儲(chǔ)輸入信號(hào)，根據(jù)所述讀地址產(chǎn)生器產(chǎn)生的地址讀出輸出信號(hào)。
所述的單板裝置，其中，所述雙端口數(shù)據(jù)存儲(chǔ)器的讀地址、寫地址由不同的時(shí)鐘控制生成；所述不同的時(shí)鐘包括由高速低電壓差分傳輸信號(hào)接口提取的參考時(shí)鐘和板內(nèi)時(shí)鐘。
所述的單板裝置，其中，所述三級(jí)交換網(wǎng)輸入級(jí)交換部分、中間級(jí)交換部分及輸出級(jí)交換部分進(jìn)一步包括多個(gè)交換芯片；其中，所述輸入級(jí)交換部分芯片組中每片芯片的輸出線中的每一條或多條分別連接至所述中間級(jí)交換部分芯片組中每片芯片的相應(yīng)的輸入線；所述中間級(jí)交換部分芯片組中每片芯片的輸出線中的每一條或多條分別連接至所述輸出級(jí)交換部分芯片組中每片芯片的相應(yīng)的輸入線。
本發(fā)明還提供了一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法，其中，包括步驟一，高速數(shù)據(jù)輸入串并處理器接收輸入的高速信號(hào)，并對(duì)高速信號(hào)作串并處理，分接所述輸入信號(hào)；步驟二，三級(jí)交換網(wǎng)輸入級(jí)交換部分接收通過所述高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)，進(jìn)行第一級(jí)交換，并同時(shí)選擇三級(jí)交換網(wǎng)中間級(jí)交換部分的交換入口；步驟三，三級(jí)交換網(wǎng)中間級(jí)交換部分接收所述交換網(wǎng)輸入級(jí)交換部分的輸出數(shù)據(jù)，進(jìn)行第二級(jí)交換，并同時(shí)選擇三級(jí)交換網(wǎng)輸出級(jí)交換部分的交換入口；步驟四，三級(jí)交換網(wǎng)輸出級(jí)交換部分接收所述交換網(wǎng)中間級(jí)交換部分的輸出數(shù)據(jù)，進(jìn)行第三級(jí)交換，并將數(shù)據(jù)輸出至高速數(shù)據(jù)輸出并串處理器；步驟五，高速數(shù)據(jù)輸出并串處理器接收所述交換網(wǎng)輸出級(jí)交換部分的輸出數(shù)據(jù)，將所述輸出數(shù)據(jù)作并串處理，完成輸出數(shù)據(jù)的復(fù)接后將數(shù)據(jù)輸出。
所述的方法，其中，在所述步驟一后進(jìn)一步包括一步驟A，數(shù)據(jù)輸入彈緩處理器接收經(jīng)所述步驟一串并處理后的數(shù)據(jù)，將所述數(shù)據(jù)進(jìn)行時(shí)延調(diào)整，以使所述三級(jí)交換網(wǎng)的輸入能夠同步接收所述數(shù)據(jù)，并進(jìn)一步將所述時(shí)延調(diào)整后的數(shù)據(jù)輸入到所述三級(jí)交換網(wǎng)輸入級(jí)交換部分。
所述的方法，其中，包括如下接續(xù)步驟步驟a，輪詢確定用于交換的具有時(shí)隙資源的中間橋接芯片，如整個(gè)網(wǎng)絡(luò)都沒有時(shí)隙資源，則返回相應(yīng)結(jié)果并結(jié)束；
步驟b，確定三級(jí)交換各級(jí)的交換時(shí)隙；步驟c，建立所述三級(jí)交換網(wǎng)輸入級(jí)、中間級(jí)和輸出級(jí)的物理接續(xù)；步驟d，保存接續(xù)數(shù)據(jù)，接續(xù)完成。
所述的方法，其中，在所述步驟a之前進(jìn)一步包括一判斷輸出時(shí)隙是否已接續(xù)的步驟，如是，則先拆除原有的接續(xù)。
所述的方法，其中，包括如下斷續(xù)步驟步驟a1，獲得保存的接續(xù)數(shù)據(jù)；步驟b1，拆除各級(jí)接續(xù)；步驟c1，將所述中間橋接芯片釋放的時(shí)隙資源加入到空閑時(shí)隙隊(duì)列中；步驟d1，退出，斷續(xù)完成。
所述的方法，其中，在所述步驟a1之前進(jìn)一步包括一判斷輸出時(shí)隙是否已斷續(xù)的步驟，如是，則直接退出。
與現(xiàn)有技術(shù)相比較，本發(fā)明采用了較大容量交換芯片技術(shù)、三級(jí)交換網(wǎng)以及高速LVDS(low voltage differential signaling低電壓差分信號(hào)傳輸)等技術(shù)，使得構(gòu)建大容量交換網(wǎng)絡(luò)如256K交換網(wǎng)時(shí)大量減少了器件使用數(shù)量，在一塊較小的單板上實(shí)現(xiàn)了大容量無阻塞時(shí)分交換網(wǎng)絡(luò)。同時(shí)因接口信號(hào)速率很高，接口信號(hào)的延時(shí)會(huì)因傳輸介質(zhì)的不同而不同，采用高速LVDS技術(shù)，使得信號(hào)與時(shí)鐘同步，提高了系統(tǒng)的穩(wěn)定性，另外，采用高速LVDS技術(shù)還解決了進(jìn)入大容量交換網(wǎng)交換的物理線路出入線問題。
以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。


圖1是本發(fā)明單板裝置的結(jié)構(gòu)示意圖；圖2是本發(fā)明的數(shù)據(jù)彈緩部分的結(jié)構(gòu)示意圖；圖3是本發(fā)明的三級(jí)交換網(wǎng)的結(jié)構(gòu)示意圖；圖4是本發(fā)明的接續(xù)流程圖；圖5是本發(fā)明的拆路流程圖；圖6是本發(fā)明采用的大容量交換芯片技術(shù)結(jié)構(gòu)示意圖；圖7是高速輸出并串處理器的LVDS輸出結(jié)構(gòu)示意圖；
圖8是高速輸入串并處理器的LVDS輸入結(jié)構(gòu)示意圖。
高速數(shù)據(jù)輸入串并處理器101，此部分電路負(fù)責(zé)接收從背板送入的高速LVDS(low voltage differential signaling低電壓差分信號(hào)傳輸)信號(hào)(通過背板高速串行總線)，提取LVDS信號(hào)參考時(shí)鐘，并且對(duì)高速信號(hào)進(jìn)行1∶n(n取大于或等于1的整數(shù)值)串并分接處理，處理后的信號(hào)送入數(shù)據(jù)輸入彈緩處理器102，數(shù)據(jù)輸入彈緩處理器102根據(jù)提取的時(shí)鐘對(duì)信號(hào)進(jìn)行自動(dòng)延時(shí)調(diào)整，使其滿足輸入級(jí)交換網(wǎng)103的輸入時(shí)序，數(shù)據(jù)進(jìn)入三級(jí)交換網(wǎng)在CPU系統(tǒng)107的控制下進(jìn)行數(shù)據(jù)交換，經(jīng)過交換后的數(shù)據(jù)直接輸出至高速數(shù)據(jù)輸出并串處理器106，進(jìn)行n∶1(n取大于或等于1的整數(shù)值)并串轉(zhuǎn)換集中輸出至背板(通過背板高速串行總線)。
通信接口108負(fù)責(zé)與交換系統(tǒng)主控機(jī)通信；串行測試接口109為人機(jī)命令接口，可以連接普通計(jì)算機(jī)的超級(jí)終端，對(duì)單板下達(dá)命令進(jìn)行在線測試以及故障檢查。
所述高速數(shù)據(jù)輸出并串處理器106使用高速LVDS技術(shù)如圖7所示，主要由鎖相環(huán)701、輸入鎖定部分702、特征測試序列信號(hào)產(chǎn)生器703以及m(m取大于或等于1的整數(shù))個(gè)并串轉(zhuǎn)換器704組成。所述特征測試序列信號(hào)產(chǎn)生器703可以發(fā)出偽隨機(jī)碼，用于芯片測試模式下發(fā)出測試碼。鎖相環(huán)701對(duì)外部輸入時(shí)鐘進(jìn)行鎖相并產(chǎn)生內(nèi)部時(shí)鐘提供給并串轉(zhuǎn)換器704和輸入鎖定部702以進(jìn)行準(zhǔn)確采樣數(shù)據(jù)，再進(jìn)行并串轉(zhuǎn)換，與特征測試序列信號(hào)產(chǎn)生器703產(chǎn)生的特征測試序列信號(hào)合成以高速LVDS電平穩(wěn)定可靠輸出至接收端，實(shí)現(xiàn)數(shù)據(jù)集中輸出的要求。
所述高速數(shù)據(jù)輸入串并處理器101與高速數(shù)據(jù)輸出并串處理器106過程相反，接收到高速LVDS信號(hào)(高速低電壓差分傳輸信號(hào))采用串并轉(zhuǎn)換器進(jìn)行數(shù)據(jù)分散處理。如圖8所示，主要由多路接收器801、m(m取大于或等于1的整數(shù))個(gè)鎖相環(huán)802、m個(gè)串并轉(zhuǎn)換器803以及輸出寄存器810等組成。每個(gè)鎖相環(huán)對(duì)每路LVDS輸入線路提取的時(shí)鐘鎖相，產(chǎn)生時(shí)鐘供給各路串并轉(zhuǎn)換器和輸出寄存器810，由輸出寄存器810輸出m組寬為n的低速信號(hào)。
LVDS交換網(wǎng)的交換數(shù)據(jù)如果使用m組位寬為n(n取大于或等于1的整數(shù)值)的PCM(PULSE CODE Modulation，脈沖編碼調(diào)制)，而不采用數(shù)據(jù)集中LVDS輸出的話，那么出入線的數(shù)量是2*m*n，通過高速LVDS技術(shù)對(duì)PCM信號(hào)進(jìn)行集中輸出，那么出入線的數(shù)量僅為2*m，可以很大地減少物理出入線的數(shù)量。
如圖2所示為數(shù)據(jù)輸入彈緩處理器102的結(jié)構(gòu)示意圖，它的主要用途是調(diào)整外界輸入信號(hào)的時(shí)延，使其進(jìn)入交換網(wǎng)時(shí)滿足交換網(wǎng)接收信號(hào)的時(shí)序要求。主要是通過一個(gè)雙端口數(shù)據(jù)存儲(chǔ)器204來實(shí)現(xiàn)，雙端口數(shù)據(jù)存儲(chǔ)器204根據(jù)雙端口RAM寫地址產(chǎn)生器201將輸入信號(hào)存儲(chǔ)下來，然后根據(jù)雙端口RAM讀地址產(chǎn)生器203將數(shù)據(jù)讀出，所以雙端口RAM必須嚴(yán)格控制讀出和寫入的地址。為保證讀寫雙端口RAM數(shù)據(jù)的準(zhǔn)確性，寫地址產(chǎn)生器201和初始寫地址產(chǎn)生器206所產(chǎn)生的地址在輸入數(shù)據(jù)接口提取時(shí)鐘205(即由高速LVDS信號(hào)接口提取的參考時(shí)鐘)的控制下生成；讀地址產(chǎn)生器203和初始寫地址產(chǎn)生器在207所產(chǎn)生的地址在板內(nèi)時(shí)鐘202的控制下生成。
256K交換網(wǎng)如果仍采用“拷貝T”的方式，按照16K交換芯片設(shè)計(jì)則一共需要256片，要想在一塊單板上布下256片16K交換芯片是不現(xiàn)實(shí)的，同時(shí)在成本方面也不可接受，因此采用如圖3所示的方案，有48片16K交換芯片組成一個(gè)三級(jí)的交換陣列，每一級(jí)有16片16K交換芯片(每一片16K交換芯片提供32對(duì)32M HW)。每一片16K交換芯片共有32條輸入和32條輸出線，輸入級(jí)交換網(wǎng)的每片16K交換芯片32條輸出線中每兩條分別連至中間級(jí)各芯片上，共有16片；中間級(jí)交換網(wǎng)的每片16K交換芯片32條輸出線中每兩條分別連至輸出級(jí)各芯片上，共有16片，物理連接方法如下16K交換網(wǎng)(1)301第1，2條輸出連接到16K交換網(wǎng)(17)305的的第1，2條輸入；16K交換網(wǎng)(1)301第3，4條輸出依次輸出連接到16K交換網(wǎng)(18)306的第1，2條輸入；
依次類推；16K交換網(wǎng)(1)301第29，30條輸出依次輸出連接到16K交換網(wǎng)(31)307的第1，2條輸入；16K交換網(wǎng)(1)301第31，32條輸出依次輸出連接到16K交換網(wǎng)(32)308的第1，2條輸入；根據(jù)上述方法，16K交換網(wǎng)(2)302所有輸出線分別連至中間級(jí)芯片的第3，4條輸入；16K交換網(wǎng)(15)303所有輸出線分別連至中間級(jí)芯片的第29，30條輸入；16K交換網(wǎng)(16)304所有輸出線分別連至中間級(jí)芯片的第31，32條輸入；中間級(jí)的各交換芯片輸出至輸出級(jí)交換芯片的物理連接方法和輸入級(jí)輸出至中間級(jí)的物理連接方法一致。如圖芯片(305至308)至芯片(309至312)的連接。
根據(jù)數(shù)學(xué)方法可以得到，上述的交換陣列在軟件的配合下可以做到完全無阻塞。
如圖3的交換網(wǎng)絡(luò)結(jié)構(gòu)的阻塞率可由以下公式得到Bi＝[1-(1-a)2]L*na為交換網(wǎng)絡(luò)的占用率，即愛爾蘭數(shù)；L為三級(jí)交換網(wǎng)絡(luò)中每一級(jí)中的每一個(gè)全交換單元(一片16K交換芯片)與其他級(jí)的單個(gè)全交換單元相連的時(shí)隙數(shù)，在本網(wǎng)絡(luò)中L＝1024；n為每一個(gè)全交換單元的容量，在本網(wǎng)絡(luò)中n＝16384；n*L為某一個(gè)輸入時(shí)隙到某一個(gè)輸出時(shí)隙可能走的路徑總數(shù)；假設(shè)交換網(wǎng)絡(luò)的占用率為a＝0.99，這在交換機(jī)系統(tǒng)中已經(jīng)是很難達(dá)到的。
可以算出此時(shí)的阻塞率為Bi＝[1-(1-a)2]L*n＝[1-(1-0.99)2]1024*16384＝2.18×10-729＜＜10-100因此可以認(rèn)為該交換網(wǎng)絡(luò)為一個(gè)無阻塞的交換網(wǎng)絡(luò)。
利用本發(fā)明的實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法包括以下步驟步驟A，高速數(shù)據(jù)輸入串并處理器接收背板數(shù)據(jù)，并且進(jìn)行1∶n(n取大于或等于1的整數(shù)值)分接處理；步驟B，數(shù)據(jù)輸入彈緩處理器接收串并處理后的數(shù)據(jù)，并且進(jìn)行自動(dòng)時(shí)延調(diào)整，以保證三級(jí)交換網(wǎng)的輸入能夠同步接收數(shù)據(jù)；
步驟C，三級(jí)交換網(wǎng)輸入級(jí)交換部分負(fù)責(zé)數(shù)據(jù)接收，并且進(jìn)行第一級(jí)交換，同時(shí)選擇中間級(jí)交換網(wǎng)的交換入口；步驟D，三級(jí)交換網(wǎng)中間級(jí)交換部分負(fù)責(zé)第二級(jí)交換，同時(shí)選擇輸出級(jí)交換網(wǎng)的交換入口；步驟E，三級(jí)交換網(wǎng)輸出級(jí)交換部分負(fù)責(zé)第三級(jí)交換，輸出數(shù)據(jù)送入高速數(shù)據(jù)輸出并串處理器；步驟F，高速數(shù)據(jù)輸出并串處理器將交換網(wǎng)輸出的數(shù)據(jù)做n∶1(n取大于或等于1的整數(shù)值)復(fù)接處理后送給背板。
在三級(jí)交換網(wǎng)中，中間級(jí)交換網(wǎng)中的每一片交換芯片都可以實(shí)現(xiàn)中間橋接作用，所以完成一次交換接續(xù)可以選擇不同的橋接芯片，有不同的接續(xù)方法，但總的原則首先是令中間級(jí)各芯片對(duì)接續(xù)的橋接負(fù)擔(dān)均衡，可以提高在中間級(jí)查找空閑時(shí)隙的成功率。在接續(xù)和斷續(xù)之前，創(chuàng)建中間橋接芯片空閑時(shí)隙隊(duì)列。
如圖4，本發(fā)明的大容量無阻塞時(shí)分交換網(wǎng)絡(luò)一次完整的接續(xù)過程如下1)接收接續(xù)命令(步驟401)；2)判斷輸出時(shí)隙是否已接續(xù)(步驟402)，如果已接續(xù)，則先拆除原有的接續(xù)(步驟403)，如未接續(xù)，則進(jìn)入步驟404；3)確定中間的橋接芯片(步驟404)。中間橋接芯片的確定采用輪流查詢的方法，即，這次選取的中間橋接芯片號(hào)為上一次選取的橋接芯片號(hào)加1，16片中間橋接芯片編號(hào)為0～15，當(dāng)計(jì)算出來的中間橋接芯片號(hào)大于15時(shí)，就跳到0。
4)判斷中間橋接芯片輸入輸出隊(duì)列中是否都有空閑時(shí)隙(步驟405)，如果有，則從輸入輸出隊(duì)列中取出空閑時(shí)隙(步驟407)；如果沒有，判斷查詢的次數(shù)是否到達(dá)16次(步驟406)，如果沒有達(dá)到16次，則轉(zhuǎn)入步驟404，選取下一個(gè)橋接芯片；如果達(dá)到16次，則返回相應(yīng)結(jié)果并退出(步驟411)。
5)從輸入輸出隊(duì)列中取出空閑時(shí)隙(步驟407)。
6)確定三級(jí)交換各級(jí)的交換時(shí)隙(步驟408)。
7)建立各級(jí)接續(xù)(步驟409)。
8)保存接續(xù)數(shù)據(jù)(步驟410)。
9)退出(步驟411)，接續(xù)完成。
如圖5，一次完整的斷續(xù)過程如下
1)接收拆路命令(步驟501)；2)判斷輸出時(shí)隙是否已斷續(xù)(步驟502)，如果已斷續(xù)，則直接退出(步驟506)。
3)根據(jù)保存的接續(xù)信息獲得各級(jí)的接續(xù)數(shù)據(jù)(步驟503)。
4)拆除各級(jí)接續(xù)(步驟504)。
5)把中間橋接芯片所用的輸入輸出時(shí)隙，加入到空閑時(shí)隙隊(duì)列中(步驟505)。
6)退出(步驟506)，斷續(xù)完成。
大容量交換芯片的內(nèi)部結(jié)構(gòu)如圖6所示，時(shí)鐘處理部分605接收外部提供的芯片工作時(shí)鐘，經(jīng)過處理后提供給芯片內(nèi)核使用。輸入數(shù)據(jù)流首先通過數(shù)據(jù)流接收部分601采樣后存入數(shù)據(jù)存儲(chǔ)器602，簡稱DM(DATA MEMORY)，DM可以存放一幀輸入數(shù)據(jù)流，數(shù)據(jù)CPU接口607接受外部CPU訪問命令，可以讀取訪問DM中每一個(gè)接收時(shí)隙的數(shù)據(jù)內(nèi)容，CPU接口607將CPU下達(dá)的接續(xù)命令要求放入接續(xù)存儲(chǔ)器604中，簡稱CM(CONNECTION MEMORY)，CM中可以存放所述輸出數(shù)據(jù)流的所有輸出時(shí)隙對(duì)應(yīng)的輸入數(shù)據(jù)流中任何一個(gè)輸入時(shí)隙數(shù)據(jù)，這樣CM在DM、混合器606以及芯片內(nèi)部寄存器603的配合下完成交換功能，使得任意時(shí)隙輸入可以交換至任意時(shí)隙輸出。數(shù)據(jù)流輸出部分608接收混合器606的輸入信號(hào)，輸出數(shù)據(jù)流。本專利使用的16K交換芯片可以完成16384個(gè)時(shí)隙交換。本發(fā)明一實(shí)施例采用型號(hào)為IDT72V73260的大容量交換芯片。
當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的單板裝置，其特征在于，包括高速數(shù)據(jù)輸入串并處理器，用于接收輸入的高速信號(hào)，并將高速信號(hào)作串并處理，分接為單板交換網(wǎng)電路識(shí)別的輸入信號(hào)；三級(jí)交換網(wǎng)輸入級(jí)交換部分，用于接收通過所述高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)，并根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至三級(jí)交換網(wǎng)中間級(jí)交換部分；三級(jí)交換網(wǎng)中間級(jí)交換部分，用于接收所述交換網(wǎng)輸入級(jí)交換部分的輸出數(shù)據(jù)，并根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至三級(jí)交換網(wǎng)輸出級(jí)交換部分；三級(jí)交換網(wǎng)輸出級(jí)交換部分，用于接收所述交換網(wǎng)中間級(jí)交換部分的輸出數(shù)據(jù)，并根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至高速數(shù)據(jù)輸出并串處理器；高速數(shù)據(jù)輸出并串處理器，用于接收所述交換網(wǎng)輸出級(jí)交換部分的輸出數(shù)據(jù)，并將接收的數(shù)據(jù)作并串處理，完成輸出數(shù)據(jù)的復(fù)接，將數(shù)據(jù)輸出。
2.根據(jù)權(quán)利要求1所述的單板裝置，其特征在于，進(jìn)一步包括一數(shù)據(jù)輸入彈緩處理器，用于根據(jù)數(shù)據(jù)鏈路的時(shí)序要求調(diào)整從所述高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)時(shí)延，使所述輸入信號(hào)滿足交換網(wǎng)接收信號(hào)的時(shí)序要求，并將所述時(shí)延調(diào)整后的信號(hào)輸入到所述三級(jí)交換網(wǎng)輸入級(jí)交換部分。
3.根據(jù)權(quán)利要求1或2所述的單板裝置，其特征在于，進(jìn)一步包括CPU控制部分，用于實(shí)現(xiàn)交換過程中的控制作用；時(shí)鐘處理部分，用于提供所述單板裝置工作所需要的時(shí)鐘；主機(jī)通訊接口，用于與外部交換主控機(jī)通信，接收所述主控機(jī)發(fā)出的接續(xù)命令和/或向所述主控機(jī)上報(bào)狀態(tài)；串行測試接口，用于對(duì)在線運(yùn)行的單板裝置進(jìn)行測試。
4.根據(jù)權(quán)利要求2所述的單板裝置，其特征在于，所述高速數(shù)據(jù)輸入串并處理器接收輸入的高速低電壓差分傳輸信號(hào)，其進(jìn)一步包括多路接收器，用于接收輸入的高速低電壓差分傳輸信號(hào)；一個(gè)或多個(gè)鎖相環(huán)，用于對(duì)一路或多路輸入線路提取的時(shí)鐘鎖相，以產(chǎn)生所需時(shí)鐘；一個(gè)或多個(gè)串并轉(zhuǎn)換器，用于對(duì)信號(hào)進(jìn)行串并轉(zhuǎn)換；輸出寄存器，用于輸出串并處理后的低速信號(hào)。
5.根據(jù)權(quán)利要求4所述的單板裝置，其特征在于，所述高速數(shù)據(jù)輸出并串處理器輸出高速低電壓差分傳輸信號(hào)，其進(jìn)一步包括鎖相環(huán)，用于對(duì)外部輸入時(shí)鐘進(jìn)行鎖相，并產(chǎn)生內(nèi)部時(shí)鐘；輸入鎖定部分，用于鎖定輸入信號(hào)；特征測試序列信號(hào)產(chǎn)生器，用于在芯片測試模式下發(fā)出測試碼；及一個(gè)或多個(gè)并串轉(zhuǎn)換器，用于對(duì)信號(hào)進(jìn)行并串轉(zhuǎn)換。
6.根據(jù)權(quán)利要求2、4或5所述的單板裝置，其特征在于，所述數(shù)據(jù)輸入彈緩處理器進(jìn)一步包括一雙端口數(shù)據(jù)存儲(chǔ)器、一雙端口數(shù)據(jù)存儲(chǔ)器讀地址產(chǎn)生器及一雙端口數(shù)據(jù)存儲(chǔ)器寫地址產(chǎn)生器；所述雙端口數(shù)據(jù)存儲(chǔ)器根據(jù)所述寫地址產(chǎn)生器產(chǎn)生的地址存儲(chǔ)輸入信號(hào)，根據(jù)所述讀地址產(chǎn)生器產(chǎn)生的地址讀出輸出信號(hào)。
7.根據(jù)權(quán)利要求6所述的單板裝置，其特征在于，所述雙端口數(shù)據(jù)存儲(chǔ)器的讀地址、寫地址由不同的時(shí)鐘控制生成；所述不同的時(shí)鐘包括由高速低電壓差分傳輸信號(hào)接口提取的參考時(shí)鐘和板內(nèi)時(shí)鐘。
8.根據(jù)權(quán)利要求1、2或7所述的單板裝置，其特征在于，所述三級(jí)交換網(wǎng)輸入級(jí)交換部分、中間級(jí)交換部分及輸出級(jí)交換部分進(jìn)一步包括多個(gè)交換芯片；其中，所述輸入級(jí)交換部分芯片組中每片芯片的輸出線中的每一條或多條分別連接至所述中間級(jí)交換部分芯片組中每片芯片的相應(yīng)的輸入線；所述中間級(jí)交換部分芯片組中每片芯片的輸出線中的每一條或多條分別連接至所述輸出級(jí)交換部分芯片組中每片芯片的相應(yīng)的輸入線。
9.一種適用于權(quán)利要求1所述單板裝置的實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法，其特征在于，包括步驟一，高速數(shù)據(jù)輸入串并處理器接收輸入的高速信號(hào)，并對(duì)高速信號(hào)作串并處理，分接所述輸入信號(hào)；步驟二，三級(jí)交換網(wǎng)輸入級(jí)交換部分接收通過所述高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)，進(jìn)行第一級(jí)交換，并同時(shí)選擇三級(jí)交換網(wǎng)中間級(jí)交換部分的交換入口；步驟三，三級(jí)交換網(wǎng)中間級(jí)交換部分接收所述交換網(wǎng)輸入級(jí)交換部分的輸出數(shù)據(jù)，進(jìn)行第二級(jí)交換，并同時(shí)選擇三級(jí)交換網(wǎng)輸出級(jí)交換部分的交換入口；步驟四，三級(jí)交換網(wǎng)輸出級(jí)交換部分接收所述交換網(wǎng)中間級(jí)交換部分的輸出數(shù)據(jù)，進(jìn)行第三級(jí)交換，并將數(shù)據(jù)輸出至高速數(shù)據(jù)輸出并串處理器；步驟五，高速數(shù)據(jù)輸出并串處理器接收所述交換網(wǎng)輸出級(jí)交換部分的輸出數(shù)據(jù)，將所述輸出數(shù)據(jù)作并串處理，完成輸出數(shù)據(jù)的復(fù)接后將數(shù)據(jù)輸出。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，在所述步驟一后進(jìn)一步包括一步驟A，數(shù)據(jù)輸入彈緩處理器接收經(jīng)所述步驟一串并處理后的數(shù)據(jù)，將所述數(shù)據(jù)進(jìn)行時(shí)延調(diào)整，以使所述三級(jí)交換網(wǎng)的輸入能夠同步接收所述數(shù)據(jù)，并進(jìn)一步將所述時(shí)延調(diào)整后的數(shù)據(jù)輸入到所述三級(jí)交換網(wǎng)輸入級(jí)交換部分。
11.根據(jù)權(quán)利要求9或10所述的方法，其特征在于，包括如下接續(xù)步驟步驟a，輪詢確定用于交換的具有時(shí)隙資源的中間橋接芯片，如整個(gè)網(wǎng)絡(luò)都沒有時(shí)隙資源，則返回相應(yīng)結(jié)果并結(jié)束；步驟b，確定三級(jí)交換各級(jí)的交換時(shí)隙；步驟c，建立所述三級(jí)交換網(wǎng)輸入級(jí)、中間級(jí)和輸出級(jí)的物理接續(xù)；步驟d，保存接續(xù)數(shù)據(jù)，接續(xù)完成。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，在所述步驟a之前進(jìn)一步包括一判斷輸出時(shí)隙是否已接續(xù)的步驟，如是，則先拆除原有的接續(xù)。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于，包括如下斷續(xù)步驟步驟a1，獲得保存的接續(xù)數(shù)據(jù)；步驟b1，拆除各級(jí)接續(xù)；步驟c1，將所述中間橋接芯片釋放的時(shí)隙資源加入到空閑時(shí)隙隊(duì)列中；步驟d1，退出，斷續(xù)完成。
14.根據(jù)權(quán)利要求13所述的方法，其特征在于，在所述步驟a1之前進(jìn)一步包括一判斷輸出時(shí)隙是否已斷續(xù)的步驟，如是，則直接退出。
全文摘要
本發(fā)明涉及一種實(shí)現(xiàn)大容量無阻塞時(shí)分交換網(wǎng)絡(luò)的方法及其單板裝置，單板裝置包括高速數(shù)據(jù)輸入串并處理器，接收高速信號(hào)，將高速信號(hào)進(jìn)行分接；三級(jí)交換網(wǎng)輸入級(jí)交換部分，接收通過高速數(shù)據(jù)輸入串并處理器輸入的信號(hào)，并根據(jù)交換接續(xù)要求，選擇交換網(wǎng)中間級(jí)交換入口；三級(jí)交換網(wǎng)中間級(jí)交換部分，接收交換網(wǎng)輸入級(jí)交換部分的輸出數(shù)據(jù)，根據(jù)交換接續(xù)要求，選擇交換網(wǎng)輸出級(jí)交換入口；三級(jí)交換網(wǎng)輸出級(jí)交換部分，接收交換網(wǎng)中間級(jí)交換部分的輸出數(shù)據(jù)，根據(jù)交換接續(xù)要求，選擇輸出鏈路輸出至高速數(shù)據(jù)輸出并串處理器；高速數(shù)據(jù)輸出并串處理器，將數(shù)據(jù)作并串處理，完成輸出數(shù)據(jù)的復(fù)接并輸出。本發(fā)明在一塊較小的單板上實(shí)現(xiàn)了大容量無阻塞時(shí)分交換網(wǎng)絡(luò)。
文檔編號(hào)H04Q11/04GK1870833SQ20051001179
公開日2006年11月29日 申請(qǐng)日期2005年5月26日 優(yōu)先權(quán)日2005年5月26日
發(fā)明者潘厚源, 鮑小云, 陳戟, 陳之光 申請(qǐng)人:中興通訊股份有限公司