專利名稱：基于大規(guī)?？删幊踢壿嬈骷奈譅柺泊a平滑化裝置的制作方法
技術(shù)領(lǐng)域：
本裝置是一種應(yīng)用于碼分多址(Code Division Multiple Access，以下簡稱CDMA)移動通信系統(tǒng)的沃爾什碼平滑化實(shí)現(xiàn)裝置，屬于CDMA移動通信系統(tǒng)的技術(shù)領(lǐng)域。
背景技術(shù)：
在CDMA移動通信系統(tǒng)中，不同的用戶傳輸信息所用的信號是用各自不同的編碼序列來區(qū)分，或者說靠信號的不同波形來區(qū)分。因而希望碼型的正交性要好，以便讓多個用戶同時、同一個頻率使用而互不干擾。沃爾什碼具有理想的正交性，其歸一化自相關(guān)值等于1，互相關(guān)值等于0。因此，在CDMA通信系統(tǒng)中，采用沃爾什碼作為地址碼使用，以區(qū)分不同信道和用戶，是一種較佳的選擇，已被IS-95等標(biāo)準(zhǔn)采用。但是沃爾什碼的函數(shù)值在+1和-1之間不斷跳變，從頻域角度而言，階躍脈沖含有許多諧波分量；并且在碼分多址通信系統(tǒng)中采用沃爾什碼作為擴(kuò)頻碼，由于擴(kuò)頻碼的頻率必須很高才能起到擴(kuò)展頻譜的作用，那么這樣的跳變將非常多。頻率資源是一種寶貴的資源，由于無線電通信技術(shù)的蓬勃發(fā)展，頻率資源不斷地分配到不同的用途中去，剩余的可利用的頻率段已經(jīng)很有限了。因此，節(jié)省頻率資源，提高頻帶利用率已成為評價一個通信系統(tǒng)性能高低的一個重要指標(biāo)。但由于諧波存在而使頻帶展寬，因此設(shè)法使沃爾什碼+1與-1之間的階躍跳變改為平滑過渡，可以有效減少諧波，增強(qiáng)系統(tǒng)的抗干擾能力。再者，平滑化技術(shù)雖然壓縮了頻帶寬度，但傳送的信息量并沒有減少，從而可以提高頻帶利用率。文獻(xiàn)中詳細(xì)討論了沃爾什碼的平滑化方法及沃爾什碼平滑化前后在CDMA通信系統(tǒng)中的性能對比，計(jì)算機(jī)仿真結(jié)果表明，頻帶利用率可以提高30％以上。文獻(xiàn)中詳細(xì)討論了沃爾什碼平滑化后對正交性能的影響，論證了采用平滑化沃爾什碼作為CDMA系統(tǒng)的地址碼，只要合適的選擇過渡區(qū)的大小，對沃爾什碼的正交性影響很小，從而可以保證CDMA通信系統(tǒng)不受影響。但這兩篇文獻(xiàn)均主要是從理論上討論平滑化沃爾什碼在CDMA通信系統(tǒng)中的性能，只簡單介紹了沃爾什碼平滑化實(shí)現(xiàn)電路的設(shè)計(jì)思想，并未研究沃爾什碼平滑化實(shí)現(xiàn)的具體方法，特別集成化的實(shí)現(xiàn)方法。針對于此狀況并考慮到CDMA系統(tǒng)設(shè)備集成化的需要以及對穩(wěn)定性、可靠性和升級換代靈活性的要求，本沃爾什碼平滑化裝置采用FPGA或CPLD器件來實(shí)現(xiàn)。
技術(shù)內(nèi)容技術(shù)問題本實(shí)用新型的發(fā)明目的是提供一種實(shí)現(xiàn)方法簡便、結(jié)構(gòu)簡單、用FPGA或CPLD器件單片集成的基于大規(guī)?？删幊踢壿嬈骷奈譅柺泊a平滑化裝置，從而可以提高CDMA通信系統(tǒng)的頻譜利用率，并便于整個CDMA通信系統(tǒng)實(shí)現(xiàn)集成化。
技術(shù)方案本實(shí)用新型的基于大規(guī)?？删幊踢壿嬈骷奈譅柺泊a平滑化裝置，由寄存器、二選一選擇器、可預(yù)置計(jì)數(shù)器、第一減法器、乘法器、第二減法器、存儲器、地址計(jì)數(shù)器、移位寄存器和平滑函數(shù)存儲器所組成；可預(yù)置計(jì)數(shù)器的輸入端接“預(yù)置值”和“時鐘clk”信號，可預(yù)置計(jì)數(shù)器的輸出端分別接二選一選擇器和寄存器的輸入端，寄存器的輸出端接二選一選擇器，二選一選擇器的輸出端分別接第一減法器存儲器、移位寄存器，存儲器的輸出端分別接第一減法器、第二減法器，地址計(jì)數(shù)的輸出端接平滑函數(shù)存儲器，平滑函數(shù)存儲器、一減法器的輸出端分別接乘法器，乘法器的輸出端接第二減法器，第二減法器的輸出端接移位寄存器，由移位寄存器輸出信號。
該裝置由一片帶內(nèi)部存儲器的FPGA或CPLD器件構(gòu)成，即構(gòu)成單片集成系統(tǒng)，其內(nèi)部按照沃爾什碼平滑化理論方法，將平滑化過程分成0通道實(shí)現(xiàn)和1通道實(shí)現(xiàn)兩個部分，其中0通道部分完成過渡區(qū)的平滑化過程，1通道部分通過沃爾什碼元的主要部分，兩個通道在可預(yù)置值計(jì)數(shù)器的控制下交替工作。
該裝置也可由計(jì)數(shù)器、減法器、乘法器、選擇器、存儲器、移位寄存器的集成電路組合構(gòu)成。
有益效果用這種方案設(shè)計(jì)的沃爾什碼平滑化裝置，將電子線路中的計(jì)數(shù)器、乘法器、存儲器等由FPGA或CPLD器件的內(nèi)部資源來實(shí)現(xiàn)，整個裝置實(shí)際上就是一片集成電路，因此該裝置具有體積小、速度快、可靠性高等優(yōu)點(diǎn)，并且有利于CDMA移動通信系統(tǒng)的集成化和小型化。另外由于FPGA或CPLD器件芯片具有可編程的特性，可以十分方便的通過下載電路對該裝置進(jìn)行升級或改變其中參數(shù)設(shè)置，以滿足各種應(yīng)用場合的需要。應(yīng)用于移動通信系統(tǒng)，可使CDMA移動通信系統(tǒng)明顯的壓縮帶寬，提高頻譜利用率。


圖1是相鄰切普之間連續(xù)變化波形圖。
圖2是過渡區(qū)變化示意圖。
圖3是平滑化沃爾什碼的產(chǎn)生電路結(jié)構(gòu)圖。其中有寄存器1、二選一選擇器2、可預(yù)置計(jì)數(shù)器3、第一減法器4、乘法器5、第二減法器6、存儲器7、地址計(jì)數(shù)8、移位寄存器9、平滑函數(shù)存儲器10。
圖4是沃爾什碼平滑化裝置電路圖。
具體實(shí)施方式
以下結(jié)合附圖對本實(shí)用新型做進(jìn)一步的說明本實(shí)用新型的基于FPGA或CPLD器件的沃爾什碼平滑化裝置，由寄存器、二選一選擇器、可預(yù)置計(jì)數(shù)器、第一減法器、乘法器、第二減法器、存儲器、地址計(jì)數(shù)器、移位寄存器和平滑函數(shù)存儲器所組成；可預(yù)置計(jì)數(shù)器的輸入端接“預(yù)置值”和“時鐘clk”信號，可預(yù)置計(jì)數(shù)器的輸出端分別接二選一選擇器和寄存器的輸入端，寄存器的輸出端接二選一選擇器，二選一選擇器的輸出端分別接第一減法器存儲器、移位寄存器，存儲器的輸出端分別接第一減法器、第二減法器，地址計(jì)數(shù)的輸出端接平滑函數(shù)存儲器，平滑函數(shù)存儲器、第一減法器的輸出端分別接乘法器，乘法器的輸出端接第二減法器，第二減法器的輸出端接移位寄存器，由移位寄存器輸出信號。
該裝置由一片帶內(nèi)部存儲器的FPGA或CPLD器件構(gòu)成，即構(gòu)成單片集成系統(tǒng)，其內(nèi)部按照沃爾什碼平滑化理論方法，將平滑化過程分成0通道實(shí)現(xiàn)和1通道實(shí)現(xiàn)兩個部分，其中0通道部分完成過渡區(qū)的平滑化過程，1通道部分通過沃爾什碼元的主要部分，兩個通道在可預(yù)置值計(jì)數(shù)器的控制下交替工作。0通道電路(即平滑化功能電路)，由寄存器、存儲器、乘法器、減法器和計(jì)數(shù)器等構(gòu)成，所有這些功能模塊都封裝在一片帶內(nèi)部存儲器的FPGA或CPLD中，由片內(nèi)資源實(shí)現(xiàn)，并且當(dāng)相鄰兩個沃爾什碼元值相同時，平滑化功能電路能自動進(jìn)行處理，使平滑函數(shù)不起作用，從而避免誤平滑。
該裝置由也可由計(jì)數(shù)器、減法器、乘法器、選擇器、存儲器、移位寄存器的集成電路組合構(gòu)成。
典型的沃爾什碼如圖1中虛線所示，在編碼理論中，通常把一個擴(kuò)頻碼元寬度稱為一個切普(Chip)。從圖中可以看出從一個切普轉(zhuǎn)換到另一個切普時在邊緣會引起跳變，跳變脈沖含有許多的諧波分量，所以如果在切普之間的跳變區(qū)用平滑過渡代替劇烈跳變，必將大大減少諧波分量，從而使CDMA通信系統(tǒng)可以明顯的減少帶寬，提高頻帶利用率。圖中δ為一個切普的時間周期，τ為每一個切普的過渡時間，r為每一個切普的主要區(qū)間。
所以本沃爾什碼平滑化電路裝置采用如下的平滑函數(shù) 其中2τ表示過渡區(qū)的寬度，且2τ＝kδ(0＜k≤1)。
有了平滑函數(shù)后，我們就可以來構(gòu)造平滑化沃爾什碼，設(shè)Wc是當(dāng)前切普的值，Wn是下一個切普的值，在過渡區(qū)沃爾什碼的值為W(t)＝Wc-ΔW*S(t)其中ΔW＝Wc-Wn，在過渡區(qū)外沃爾什碼保持原值不變。過渡區(qū)波形如2所示。由于沃爾什碼的取值為+1和-1，所以ΔW可能的取值為0、+2和-2，當(dāng)ΔW＝0時說明連續(xù)兩個切普的值相同，無須進(jìn)行平滑化；當(dāng)ΔW＝+2或-2時說明切普值發(fā)生跳變，此時要進(jìn)行平滑化。沃爾什碼平滑化電路如圖3所示，由于僅涉及到數(shù)字信號的減法、乘法等，所以由一片帶內(nèi)部存儲器的FPGA或CPLD來實(shí)現(xiàn)，下面結(jié)合圖3具體講述實(shí)現(xiàn)過程。
普通沃爾什碼發(fā)生器產(chǎn)生的沃爾什碼由FPGA或CPLD器件的輸入端口輸入，暫存在寄存器1中，寄存器1是一個帶低電平有效輸入使能端的寄存器。圖中二選一選擇器的作用在于判斷此時輸入的非平滑化沃爾什碼是進(jìn)入0通道還是進(jìn)入1通道，作用相當(dāng)于一個可控開關(guān)。二選一選擇器的控制端與雙可預(yù)置值計(jì)數(shù)器的一個輸出端相連。該計(jì)數(shù)器的特點(diǎn)是具有兩個預(yù)置值，兩個輸出端A和B。其中輸出端A與二選一選擇器的控制端相連，輸出端B與寄存器1的輸入使能端相連。計(jì)數(shù)器從預(yù)置值1減到0的過程為沃爾什碼的平滑化過渡區(qū)間，此時計(jì)數(shù)器A輸出端輸出為0，B輸出端輸出為1，二選一選擇器選擇0通道，即進(jìn)行平滑化處理。當(dāng)預(yù)置值1遞減到0，則意味著平滑化過渡區(qū)結(jié)束，此時計(jì)數(shù)器內(nèi)部由0翻轉(zhuǎn)到預(yù)置值2，從預(yù)置值2開始遞減(直至減到0再翻轉(zhuǎn)回預(yù)置值1)，與此同時計(jì)數(shù)器的輸出端A也翻轉(zhuǎn)為1，而輸出端B保持1不變，從而二選一選擇器開通1通道，此階段產(chǎn)生每一個沃爾什碼的主要區(qū)間。所以通過改變雙可預(yù)置值計(jì)數(shù)器的兩個預(yù)置值，就可以控制過渡區(qū)在整個切普中所占的比例，從而產(chǎn)生不同的平滑效果，也即過渡區(qū)寬度是可控的。這樣的計(jì)數(shù)器若用分立元件設(shè)計(jì)將十分麻煩，但利用甚高速集成電路硬件描述語言(Very High SpeedIntegrated Circuit Hardware Description Language，以下簡稱VHDL語言)進(jìn)行設(shè)計(jì)則相當(dāng)方便，可用兩個進(jìn)程分別實(shí)現(xiàn)兩種遞減計(jì)數(shù)，進(jìn)程之間利用信號量建立關(guān)聯(lián)，確保當(dāng)一個進(jìn)程計(jì)數(shù)結(jié)束時，另一個進(jìn)程隨即開始計(jì)數(shù)。計(jì)數(shù)器的預(yù)置值可利用FPGA或CPLD器件的I/O口由外部讀入。
0通道由兩個減法器、乘法器、存儲器和寄存器2等構(gòu)成。其中寄存器2為兩個通道共用的，存放著當(dāng)前切普的值Wc；存儲器中存放的是平滑函數(shù)S(t)抽樣后的量化值，考慮到雖然FPGA或CPLD器件的集成度越來越高，內(nèi)部容量越來越大，但片內(nèi)資源畢竟有限，我們選取S(t)的64個均勻抽樣點(diǎn)，經(jīng)8位量化后存入該存儲器，實(shí)驗(yàn)表明該量化精度足以滿足使用需要。減法器1完成Wc-Wn運(yùn)算，其輸出值即是ΔW；減法器2完成Wc-ΔW*S(t)的運(yùn)算，其中ΔW*S(t)的運(yùn)算由8位乘法器完成。當(dāng)相鄰兩個沃爾什碼值相同時(即無跳變時)，則ΔW＝0，此時0通道輸出實(shí)際上仍是Wc，因而不會發(fā)生誤平滑。1通道在選通后直接輸出沃爾什碼的主要區(qū)間，同時將值轉(zhuǎn)入寄存器2中，以Wn代替Wc，為下一個切普的平滑化作準(zhǔn)備。在計(jì)數(shù)器的預(yù)置值2減到0后，計(jì)數(shù)器內(nèi)部再次進(jìn)行翻轉(zhuǎn)，由0回到預(yù)置值1，同時計(jì)數(shù)器的輸出端A由1變成0，通知二選一選擇器開通0通道，與此同時輸出端B由1變成0，寄存器1輸入使能信號有效，新的沃爾什碼輸入。由于有計(jì)數(shù)器控制二選一選擇器的兩個通道的開關(guān)，所以兩個通道是交替開通的，因而兩個通道的值是順序相連的，移位寄存器中保存的就是平滑化后的沃爾什碼。
不僅計(jì)數(shù)器，F(xiàn)PGA或CPLD內(nèi)部功能，都可利用VHDL語言編程實(shí)現(xiàn)，
具體的內(nèi)部連線可由仿真軟件(如Altera公司的MaxplusII或QuartusII軟件)的綜合器自動布線完成。
0通道電路(即平滑化功能電路)，由寄存器、存儲器、乘法器、減法器和計(jì)數(shù)器等構(gòu)成，所有這些功能模塊都封裝在一片帶內(nèi)部存儲器的FPGA或CPLD中，由片內(nèi)資源實(shí)現(xiàn)，并且當(dāng)相鄰兩個沃爾什碼元值相同時，平滑化功能電路能自動進(jìn)行處理，使平滑函數(shù)不起作用，從而避免誤平滑。
權(quán)利要求1.一種基于大規(guī)模可編程邏輯器件的沃爾什碼平滑化裝置，其特征是該裝置由由寄存器(1)、二選一選擇器(2)、可預(yù)置計(jì)數(shù)器(3)、第一減法器(4)、乘法器(5)、第二減法器(6)、存儲器(7)、地址計(jì)數(shù)(8)、移位寄存器(9)、平滑函數(shù)存儲器(10)所組成；可預(yù)置計(jì)數(shù)器(3)的輸入端接“預(yù)置值”和“時鐘”信號，可預(yù)置計(jì)數(shù)器(3)的輸出端分別接二選一選擇器(2)和寄存器(1)的輸入端，寄存器(1)的輸出端接二選一選擇器(2)，二選一選擇器(2)的輸出端分別接第一減法器(4)、存儲器(7)、移位寄存器(9)，存儲器(7)的輸出端分別接第一減法器(4)、第二減法器(6)，地址計(jì)數(shù)器(8)的輸出端接平滑函數(shù)存儲器(10)，平滑函數(shù)存儲器(10)、第一減法器(4)的輸出端分別接乘法器(5)，乘法器(5)的輸出端接第二減法器(6)，第二減法器(6)的輸出端接移位寄存器(9)，由移位寄存器(9)輸出信號。
2.根據(jù)權(quán)利要求1所述的基于大規(guī)模可編程邏輯器件的沃爾什碼平滑化裝置，其特征是該裝置由一片帶內(nèi)部存儲器的FPGA或CPLD器件構(gòu)成，即構(gòu)成單片集成系統(tǒng)，其內(nèi)部按照沃爾什碼平滑化理論方法，將平滑化過程分成0通道實(shí)現(xiàn)和1通道實(shí)現(xiàn)兩個部分，其中0通道部分完成過渡區(qū)的平滑化過程，1通道部分通過沃爾什碼元的主要部分，兩個通道在可預(yù)置值計(jì)數(shù)器的控制下交替工作。
專利摘要基于大規(guī)?？删幊踢壿嬈骷奈譅柺泊a平滑化裝置是一種應(yīng)用于碼分多址(CDMA)移動通信系統(tǒng)的沃爾什碼平滑化實(shí)現(xiàn)裝置，該裝置中，可預(yù)置計(jì)數(shù)器(3)的輸入端接“預(yù)置值”和“時鐘”信號，輸出端分別接二選一選擇器(2)和寄存器(1)的輸入端，寄存器(1)的輸出端接二選一選擇器，二選一選擇器的輸出端分別接第一減法器(4)、存儲器(7)、移位寄存器(9)，存儲器的輸出端分別接第一減法器、第二減法器(6)，地址計(jì)數(shù)器(8)的輸出端接平滑函數(shù)存儲器(10)，平滑函數(shù)存儲器、第一減法器的輸出端分別接乘法器(5)，乘法器的輸出端接第二減法器(6)，第二減法器的輸出端接移位寄存器(9)，由移位寄存器輸出信號。
文檔編號H04J13/02GK2689605SQ200420026189
公開日2005年3月30日 申請日期2004年4月12日 優(yōu)先權(quán)日2004年4月12日
發(fā)明者柯煒, 殷奎喜, 趙華, 馬靜 申請人:南京師范大學(xué)