專利名稱：用于差分信號的接口電路的制作方法
技術領域：
本發(fā)明涉及一種電路，它包括用于接收差分信號的第一和第二輸入端以及緩沖電路，該緩沖電路包括具有第一和第二差動放大器的輸入級；第一電流源，用于向第一差動放大器提供第一極性的第一電流；第二電流源，用于向第二差動放大器提供相反極性的第二電流，其中，各差動放大器具有連接到電路的第一輸入端的第一輸入端以及連接到電路的第二輸入端的第二輸入端；組合級，它包括至少一個回路，它的第一節(jié)點連接到第一差動放大器的一個輸出端，它的第二節(jié)點連接到第二差動放大器的一個輸出端；以及有源電路，其主電流通路連接在第一和第二節(jié)點之間，所述有源電路的控制電極連接到偏壓。
從美國專利號5703532可了解到這種電路。所述專利公開了一種差動放大器，它具有干線到干線的共模輸入電壓范圍。不了解整個共模范圍中整個電路的小信號增益是否恒定。此外，所述電路完全由場效應晶體管組成，這就限制了能夠處理的最高頻率。
本發(fā)明的一個目的是提供一種電路，它在整個共模范圍中對小信號呈現(xiàn)基本恒定的gm信號增益，并且能夠處理高頻。
此外，本發(fā)明的一個目的是提供一種電路，用于差分信號放大器，它能夠處理當前標準(P)ECL、CML以及LVSD。其中，這些針對高速度的標準接口的共同特點特別在于以下事實它們是差分的，提供了傳輸線路接口，也就是說，通常為50歐姆關斷(或100歐姆差分)，電壓擺動受限(200mV...800mV不同)，以及輸入端存在規(guī)定磁滯。不同之處主要在于共模信號電平上CML電平基本上等于正干線的電平，LVDS電平基本上等于負干線的電平，以及(P)ECL電平低于正干線的電平，例如1.3V。LVDS是所述標準中最新的。LVDS是TIA/EIA-644和IEEE 1596.3標準中定義數(shù)據(jù)接口標準。LVDS標準被用于通過銅導線進行的二進制數(shù)據(jù)的高速傳輸。電壓擺動小于其它傳輸標準的電壓擺動。由于這種小電壓差，所以數(shù)據(jù)傳輸速度更高，并且自然地具有較低功耗并獲得較大帶寬。此外，LVDS產生低于其它傳輸標準的電磁干擾。
本發(fā)明的另一目的是提供一種接口電路，它可以適當?shù)赜米飨到y(tǒng)中的輸入級，在這些系統(tǒng)中，以符合LVDS標準的差分信號的形式來傳輸信號。
為了實現(xiàn)這個目標，根據(jù)本發(fā)明的電路的特征在于有源電路包括單晶體管，偏壓為固定電壓，并且連接節(jié)點的兩個輸出端中至少一個輸出端為緩沖電路的輸出端。
因此，輸入信號可以是差分信號，同時共模能夠從干線移動到干線，并可以在整個共模范圍中得到高度穩(wěn)定的增益。
根據(jù)本發(fā)明的電路的一個最佳實施例的特征在于磁滯添加電路連接到緩沖電路的輸出端。
磁滯添加電路能夠準確地確定電路可接受的磁滯程度。這一點在LVDS標準的情況下特別重要，其中，電路輸入端上的25mv(毫伏)磁滯必須是可能的。
本發(fā)明將參照附圖進行更詳細地解釋，其中

圖1是緩沖電路的表示；圖2是磁滯添加電路的表示；圖3是接口電路的示意表示；以及圖4是根據(jù)本發(fā)明的電路的第二實施例。
圖1說明了一種緩沖電路，它用于差分信號放大器的接口電路。緩沖電路1包括第一NMOSFET 2，其中包括源極3、漏極4以及控制電極5作為主電極?？刂齐姌O5連接到兩個差分輸入端6和21中的第一輸入端6。輸入端6還連接到第三PMOSFET 8的控制電極7。MOSFET 8還包括源極9和漏極10作為主電極。MOSFET 2的源極3經節(jié)點11連接到MOSFET 13的源極12，其中MOSFET 13還包括控制電極14和漏極15。第三PMOSFET 8的源極9經第二節(jié)點16連接到第四PMOSFET的源極17。PMOSFET還包括控制電極19和漏極20?？刂齐姌O19和14連接到緩沖電路1的第二差分輸入端21。第一節(jié)點11經恒流源22連接到第二饋線23。第二節(jié)點16經第二恒流源24連接到第一饋線25。MOSFET 26、27、28以及29分別與MOSFET2、13、8以及18并聯(lián)。第一并聯(lián)NMOSFET 26的源極30與第一節(jié)點11連接，它的漏極31與NMOSFET 2的漏極4連接，它的控制電極32與電壓源33連接。電壓源33還連接到NMOSFET 27的控制電極34、PMOSFET 28的控制電極35以及PMOSFET 29的控制電極36。NMOSFET 27的源極37連接到第一節(jié)點11，以及MOSFET 27的漏極38連接到NMOSFET 13的漏極15。PMOSFET 28的源極39連接第二節(jié)點16。PMOSFET 28的漏極40連接到PMOSFET 8的漏極10。PMOSFET 29的源極41連接的第二節(jié)點16，以及PMOSFET 29的漏極42連接到PMOSFET 18的漏極20。漏極4和31的節(jié)點經電阻43連接到饋線25。漏極38和15的節(jié)點同樣經電阻44連接到第一饋線25。MOSFET 8和28的漏極10和40經電流源形式的負載45連接到第二饋線23。同樣，MOSFET 18和29的漏極20和42經電流源形式的負載46連接到第二饋線23。連接在負載43和45之間的是MPN晶體管47，其發(fā)射極48連接到負載45，其集電極49連接到負載43。晶體管47的基極連接到固定電壓源51。同樣，NPN晶體管52連接在負載44和46之間，其發(fā)射極53連接到負載46，其集電極54連接到負載44。晶體管52的基極55連接到固定電壓源56。
MOSFET 8和18形成差分PMOS對，以及MOSFET 2和13形成差分NMOS對。所述四個MOSFET的長寬關系，一般稱作W/L關系的比例關系應使gm盡可能相同。固定電壓源33提供稱作Vbias的電壓。當輸入端6和21上的輸入電平(遠遠)高于Vbias時，MOSFET28和29形成旁路，并且當輸入端6和7上的輸入電平低于Vbias時，MOSFET 26和27形成旁路。所有PMOSFET 8、18、28以及29均相同。不過，NMOSFET 26和27的長度L比NMOSFET 2和3稍微小一些。結果是在整個共模范圍中，整個緩沖電路的小信號的增益gm基本上恒定。
Vbias是一個設定電壓。在高共模電壓的情況下，只有MOSFET 2和13對增益起作用，另一方面，在低共模電壓的情況下，只有PMOSFET 8和18對增益起作用。如果共模電壓等于Vbias，則兩個差分對均起作用。在這種情況下，增益會比只有一對起作用的情況要高。MOSFET 26、27、28以及29均耗用少量電流(因此產生增益)，使總增益仍然保持不變。MOSFET 26和27的W/L關系的少量調整確?？傇鲆嬖谡麄€共模范圍中基本上保持不變。根據(jù)確?？傇鲆娣€(wěn)定性的另一可能性，調整的不是MOSFET 26和27的W/L關系，而是提供給控制電極32和34的Vbias不同于提供給控制電極35和36的Vbias。固定電壓源33能夠至少提供固定電壓，在這種情況下，第一固定電壓提供給控制電極32和34的節(jié)點以及第二固定電壓提供給控制電極35和36的節(jié)點。緩沖電路1速度極快，并且具有干線到干線的共模范圍。但是，緩沖電路即使不是完全不呈現(xiàn)磁滯現(xiàn)象，也是極少呈現(xiàn)。如上所述，至少LVDS標準要求存在磁滯現(xiàn)象。為了在接口電路中加入磁滯，使用了磁滯添加電路75(見圖2)。漏極4和31、負載43和集電極49的節(jié)點在圖1和2中用數(shù)字57表示。同樣，漏極15和38、負載44和集電極54的節(jié)點用數(shù)字58表示。還與節(jié)點57連接的是負載59(見圖2)，該負載還連接到NPN晶體管61的集電極60以及連接到NPN晶體管63的控制電極62。同樣，節(jié)點58連接到負載64，該負載又連接到晶體管63的集電極65以及連接到晶體管6 1的控制電極66。晶體管61和63的發(fā)射極67和68在節(jié)點69互連，該節(jié)點69經電流源70連接到第二饋線23。NPN晶體管61、63的交叉耦合對導致一定程度的磁滯，可以通過具體選擇晶體管以及匹配選擇的負載59、64來設置。通過這種方法，就可以簡便地滿足如上所述標準中的磁滯要求。
在圖3中示意地表示了整個接口電路。接口電路80包括緩沖電路1，具有兩個輸入端6和7；磁滯添加電路75，具有輸入和輸出端57和58；以及差動級81，其本身是已知的，所需信號，該信號在電路的數(shù)字應用情況下或高或低，在輸出端82輸出。
注意，在不要求磁滯的應用中，有可能省略磁滯添加電路75。
圖1中，負載45和46被表示為電流源。注意，也可能采用電阻來代替電流源。還要注意，可能采用圖1的電路及圖2的電路這兩種電路的鏡像對稱型式，在這種情況下，所有N元件均由P元件代替，以及所有P元件由N元件代替。
術語N元件和P元件應理解為分別表示N-MOS場效應晶體管和NPN雙極性晶體管以及P-MOS場效應晶體管和PNP雙極性晶體管。輸入元件2、8、13以及18必須包括MOS場效應晶體管，對于其它元件，則可以在MOS和雙極性之間自由選擇。
圖4說明了根據(jù)本發(fā)明的電路的第二實施例。圖4中，那些與圖1、2和3所示相同的部分由相同數(shù)字表示。在根據(jù)圖4的電路中，輸入晶體管2和13已分別由NPN晶體管2a和13a以及場效應晶體管2b和13b的組合所代替。因此擴大了電路的頻率范圍。對圖1所示的晶體管26和27進行了類似修改，它們已分別由NPN晶體管和場效應晶體管126a、126b以及127a、127b所代替。如上所述，圖1所示的四個控制電極32、34、35以及36并非都需要與電壓源33所提供的相同固定電壓相連接。圖4中，例如，晶體管28和29的控制電極連接到固定電壓源133a，同時晶體管126a、126b、127a以及127b的控制電極連接到固定電壓源133b。前面同樣還指出，圖1的電流源和46可以由電阻代替。圖4所示電路的情況正是這樣，其中，電阻145和146分別用來代替所述電流源。在根據(jù)圖1的電路中，晶體管47和52的控制電極50和55分別連接到固定電壓源51和固定電壓源56。在根據(jù)圖4的電路中，晶體管47和52的控制電極相互連接，并連接到單個固定電壓源156。圖4還給出了磁滯添加電路75，以及差動級81的詳細結構，其本身是本領域的技術人員所熟悉的，因此不再進行詳細說明。
仔細閱讀了上述說明的本領域技術人員將會清楚各種實施例和修改。所有這些實施例和修改均被任務落在本發(fā)明范圍之內。
權利要求
1.一種電路(1)，它包括用于接收差分信號的第一(6)和第二(21)輸入端以及緩沖電路，所述緩沖電路包括具有第一(2，13)和第二(8，18)差動放大器的輸入級；第一電流源(22)，用于向所述第一差動放大器(2，2a，2b，13，13a，13b)提供第一極性的第一電流；第二電流源(24)，用于向所述第二差動放大器(8，18)提供相反極性的第二電流，其中，各個所述差動放大器(2，13，8，18)具有連接到所述電路的所述第一輸入端(6)的第一輸入端(5，7)以及連接到所述電路的所述第二輸入端(21)的第二輸入端(4，19)；組合級(47，52)包括至少一個回路，其中第一節(jié)點(57，58)連接到所述第一差動放大器(2，2a，2b，13，13a，13b)的輸出端(57，58)以及第二節(jié)點(83，84)連接到所述第二差動放大器(8，18)的輸出端(83，84)；以及有源電路，其主電流通路連接在所述第一(57，58)和第二(83，84)節(jié)點之間，所述有源電路(47，52)的控制電極(50，55)連接到偏壓(51，56)，其中所述有源電路包括單晶體管(47，52)，所述偏壓(51，56)為固定電壓，并且連接到節(jié)點的所述兩個輸出端(57，58，83，84)中至少一個為所述緩沖電路的一個輸出端(57，58，83，84)。
2.如權利要求1所述的電路(1)，其特征在于所述單晶體管是雙極性晶體管(47，52)。
3.如權利要求1或2所述的電路(1)，其特征在于所述單晶體管(47，52)的輸出電極(49，54)連接到所述兩個節(jié)點之一(57，58)，并且所述兩個節(jié)點中所述的一個節(jié)點所連接的所述差動放大器(2，2a，2b，13，13a，13b)的所述輸出端(57，58)經電阻(43，44)連接到固定電壓。
4.如權利要求1-3中的任何一項所述的電路(1)，其特征在于所述至少一個回路包括第一(47)和第二(52)回路，所述第一回路(47)的所述第一節(jié)點(57)連接到所述第一差動放大器(2，2a，2b，13，13a，13b)的第一輸出端(57)，以及所述第一回路(47)的所述第二節(jié)點(83)連接到所述第二差動放大器(8，18)的第一輸出端(83)，所述第二回路(52)的所述第一節(jié)點(58)連接到所述第一差動放大器(2，2a，2b，13，13a，13b)的第二輸出端(58)，以及所述第二回路(52)的所述第二節(jié)點(84)連接到所述第二差動放大器(2，2a，2b，13，13a，13b)的第二輸出端(84)，所述第一(2，2a，2b，13，13a，13b)和所述第二(8，18)差動放大器的所述兩個第一輸出端(57，83)之一(57)是所述緩沖電路的第一輸出端(57)，所述第一(2，2a，2b，13，13a，13b)和所述第二(8，18)差動放大器的所述兩個第二輸出端(58，85)之一(58)是所述緩沖電路的第二輸出端(58)。
5.如權利要求1-4中的任何一項所述的電路(1)，其特征在于磁滯添加電路(75)連接到所述緩沖電路的所述至少一個輸出端(57，58；83，84)。
6.如權利要求5所述的電路(1)，其特征在于所述磁滯添加電路(75)包括有源電路(61，63)的交叉耦合對。
7.如權利要求6所述的電路，其特征在于所述有源電路交叉耦合對的各有源電路(61，63)的輸入電極(67，68)經公共載流部件(70)連接到固定電壓(23)，所述有源電路交叉耦合對的至少一個有源電路(61，63)的輸出電極(60，65)連接到所述緩沖電路的所述至少一個輸出端(57，58；83，84)。
8.如權利要求4和7所述的電路(1)，其特征在于所述有源電路交叉耦合對的各有源電路(61，63)的所述輸出電極(60，65)分別連接到所述緩沖電路的所述第一(57，83)和所述第二(58，84)輸出端。
9.如上述權利要求中任何一項所述的電路(1)，其特征在于各差動放大器(2，13，8，18)的所述第一(5，7)和所述第二(14，19)輸入端分別通過相關第三(11，16)和第四(57，58，83，84)節(jié)點之間的主電流通路與第一(2；2a，2b)和第二(13；13a；13b，18)有源電路連接，提供了附加的第一(26，126a，126b，27，127a，127b)和第二(28，29)差動放大器，其中，各附加差動放大器(26，126a，126b，27，127a，127b，28，29)包括具有主電流通路的第一(26，126a，126b，28)和第二(27，127a，127b，29)有源電路，所述附加第一(26，126a，126b，27，127a，127b)和第二(28，29)差動放大器的所述第一(26，126a，126b，28)和第二(27，127a，127b，29)有源電路的所述主電流通路分別并聯(lián)到各個相關的第三(11，16)和第四(57，58，83，84)節(jié)點之間的所述第一(2，2a，2b，3)和所述第二(8，18)差動放大器的所述相應的第一(2，2a，2b，3)和第二(8，18)有源電路的所述主電流通路，為所述附加第一(26，126a，126b，27，127a，127b)和第二(28，29)差動放大器的所述有源電路(26，126a，126b，27，127a，127b，28，29)提供了輸入端(32，34，35，36)，這些輸入端(32，34，35，36)連接到相關固定電壓(33，133a，133b)。
10.如權利要求9所述的電路(1)，其特征在于所述相關固定電壓(133a)對所述附加第一差動放大器的所述控制電極是相同的。
11.如權利要求9所述的電路(1)，其特征在于所述相關固定電壓(113a)對所述附加第二差動放大器的所述控制電極是相同的。
12.如權利要求9所述的電路(1)，其特征在于所述相關固定電壓對所述附加第一差動放大器(126，127)的所述輸入端(32，34)是相同的第一相關固定電壓(133b)，以及對所述附加第二差動放大器(28，29)的所述輸入端(35，36)是相同的第二相關固定電壓(133a)。
13.如權利要求9所述的電路(1)，其特征在于所述相關固定電壓(33)對所述附加第一(26，126a，126b，27，127a，127b)和第二(28，29)差動放大器的所述控制電極(32，34，35，36)是相同的。
14.如上述權利要求中的任何一項所述的電路(1)，其特征在于所述第一(2，2a，2b，13，13a，13b)和所述第二(8，18)差動放大器的所述第一(5，7)和所述第二(14，19)輸入端通過相關第三(11，16)和第四(57，58，83，84)節(jié)點之間的主電流通路分別連接到第一(2，8)和第二(13，18)有源電路，以及所述相關第一(2，8，2a，2b)和第二(13，18，13a，13b)有源電路對各差動放大器(2，2a，2b，13，13a，13b，8，18)是相同的。
15.如權利要求14所述的電路(1)，其特征在于所述第一和所述第二有源電路包括場效應晶體管(2，8，13，18)。
16.如權利要求15所述的電路(1)，其特征在于所述第一和所述第二差動放大器之一的所述有源電路包括N型元件(2，2a，2b，13，13a，13b)。
17.如權利要求16所述的電路(1)，其特征在于所述N型元件包括發(fā)射極線路中帶N型場效應晶體管(2b，13b)的雙極性晶體管(2a，13a)。
18.如權利要求9所述的電路(1)，其特征在于所述第一(26，126a，126b，27，127a，127b)和第二(28，29)有源電路對各附加差動放大器是相同的。
19.如權利要求18所述的電路(1)，其特征在于所述第一和所述第二有源電路包括場效應晶體管(26，126a，126b，27，127a，127b，28，29)。
20.如權利要求19所述的電路(1)，其特征在于所述第一和所述第二差動放大器之一的所述有源電路包括N型元件(2，2a，2b，13，13a，13b)。
21.如權利要求20所述的電路(1)，其特征在于所述N型元件包括發(fā)射極線路中帶N型場效應晶體管(2b，13b)的雙極性晶體管(2a，13a)。
22.如權利要求11所述的電路(1)，其特征在于包含場效應晶體管的各個差動放大器(2，13；2b，13b；8，18)的所述各場效應晶體管的W/L關系基本上彼此相同。
23.如權利要求1-22中的任何一項所述的電路(1)，其特征在于所述緩沖電路連接到差動級(81)。
全文摘要
一種電路包括用于接收差分信號的第一(6)和第二(21)輸入端及緩沖電路。緩沖電路包括具有第一(2，2a，2b，13，13a，13b)和第二(8，18)差動放大器的輸入級；電流源，用于向第一差動放大器(2，2a，2b，13，13a，13b)提供第一極性的第一電流；以及第二電流源，用于向第二差動放大器(8，18)提供相反極性的第二電流。每個差動放大器(2，13，8，18)具有第一輸入端(5，7)，連接到電路的第一輸入端(6)；以及第二輸入端(14，19)，連接到電路的第二輸入端(21)。所述電路還包括組合級和有源電路，其中組合級包括至少一個回路，回路中的第一節(jié)點(58)連接到第一差動放大器(2，2a，2b，13，13a，13b)的輸出端(58)，第二節(jié)點(84)連接到第二差動放大器(8，18)的輸出端(84)；所述有源電路的主電流通路連接在第一(58)和第二(84)節(jié)點之間。有源電路的控制電極連接偏壓。有源電路包括單晶體管。偏壓為固定電壓。連接節(jié)點的兩個輸出端(58，84)中的至少一個是緩沖電路的輸出端。磁滯添加電路(75)連接到緩沖電路的所述至少一個輸出端。
文檔編號H04L25/02GK1457548SQ02800371
公開日2003年11月19日 申請日期2002年2月1日 優(yōu)先權日2001年2月21日
發(fā)明者P·馬特曼, S·M·赫爾德 申請人:皇家菲利浦電子有限公司