專(zhuān)利名稱(chēng)：全數(shù)字化、高分辨率、多接口的多媒體傳輸編解碼器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種全數(shù)字化、高分辨率、多接口的多媒體傳輸編解碼器，確切地說(shuō)，涉及一種能夠解決多媒體業(yè)務(wù)的數(shù)字化，實(shí)時(shí)傳輸高分辨率運(yùn)動(dòng)圖像序列，以及在E1/T1、USB、10BaseT/100BaseT等多種接口上傳輸正向音頻、視頻、數(shù)據(jù)以及反向音頻、數(shù)據(jù)等多媒體業(yè)務(wù)的編解碼器。屬于多媒體通信設(shè)備技術(shù)領(lǐng)域。
目前，現(xiàn)有的高分辨率多媒體編解碼器需要的傳輸帶寬大多在4Mbit/s至19Mbit/s，甚至更寬的頻帶；都不能在低于2Mbit/s碼率的條件下，以自適應(yīng)的幀率，實(shí)現(xiàn)實(shí)時(shí)傳送720×576的高分辨率圖像。也就是說(shuō)，目前大多數(shù)多媒體編解碼器，很難在低帶寬下實(shí)現(xiàn)實(shí)時(shí)傳輸高分辨率圖像的技術(shù)要求。再者，現(xiàn)有的大多數(shù)多媒體編解碼器通常是針對(duì)具體的應(yīng)用而設(shè)計(jì)研制的，通常只能支持單一接口的應(yīng)用，而不支持多種接口的傳輸(如USB、10BaseT/100BaseT、E1/T1等)，使這些設(shè)備在多種集成方案中的應(yīng)用受到限制和影響。
本實(shí)用新型的目的是這樣實(shí)現(xiàn)的一種實(shí)現(xiàn)全數(shù)字化、高分辨率、多接口的多媒體傳輸編解碼器，其控制電路由編碼器和解碼器兩部分組成；其特征在于所述的編碼器和解碼器都是采用數(shù)字信號(hào)處理器DSP作為中央處理器，每個(gè)數(shù)字信號(hào)處理器DSP的外圍設(shè)備包括微處理器MCU、緩沖器和外部存儲(chǔ)器SDRAM；該數(shù)字信號(hào)處理器DSP通過(guò)緩沖器連接有啟動(dòng)ROM、USB接口控制器和10BaseT/100BaseT接口控制器，而數(shù)字信號(hào)處理器DSP與E1接口控制器之間則是直接采用六線無(wú)縫連接。
所述的數(shù)字信號(hào)處理器DSP是美國(guó)德州儀器公司生產(chǎn)的芯片，其型號(hào)為T(mén)MS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列。
所述的E1接口控制器芯片的型號(hào)為DS21354/21554，該芯片的接收時(shí)鐘RCLK、接收數(shù)據(jù)RSER、接收幀同步信號(hào)RSYNC、發(fā)送時(shí)鐘TCLK、發(fā)送數(shù)據(jù)TSER和發(fā)送幀同步信號(hào)FSYNC分別與所述的數(shù)字信號(hào)處理器DSP芯片的CLKR、DR、FSR、CLKX、DX和FSX六線實(shí)現(xiàn)無(wú)縫連接。
所述的編碼器部分控制電路還包括有通過(guò)時(shí)序邏輯接口電路與數(shù)字信號(hào)處理器DSP相連接的MPEG2編碼器，分別連接至MPEG2編碼器輸入端的、作為模擬音頻輸入接口的音頻A/D轉(zhuǎn)換器、模擬視頻輸入接口的視頻A/D轉(zhuǎn)換器和數(shù)字音視頻輸入接口，與MPEG2編碼器連接的視頻編碼存儲(chǔ)器SDRAM和外部存儲(chǔ)器SDRAM，與數(shù)字信號(hào)處理器DSP直接連接的數(shù)據(jù)輸入接口、反向數(shù)據(jù)輸出接口和反向音頻D/A轉(zhuǎn)換器，后者作為反向音頻輸出接口。
所述的MPEG2編碼器芯片的型號(hào)為MB86390，音頻A/D轉(zhuǎn)換器芯片的型號(hào)為PCM1800，視頻A/D轉(zhuǎn)換器芯片的型號(hào)為SAA7113。
所述的時(shí)序邏輯接口電路是用可編程邏輯器件CPLD組成的，該時(shí)序邏輯接口電路通過(guò)所述的緩沖器連接至數(shù)字信號(hào)處理器。
所述的解碼器部分控制電路還包括有通過(guò)時(shí)序邏輯接口電路與數(shù)字信號(hào)處理器DSP相連接的MPEG2解碼器，分別連接至MPEG2解碼器輸出端的、作為模擬音頻輸出接口的音頻D/A轉(zhuǎn)換器、模擬視頻輸出接口的視頻D/A轉(zhuǎn)換器和數(shù)字音視頻輸出接口，與MPEG2解碼器連接的視頻解碼存儲(chǔ)器SDRAM和外部存儲(chǔ)器SDRAM，與數(shù)字信號(hào)處理器DSP直接連接的數(shù)據(jù)輸出接口、反向數(shù)據(jù)輸入接口和反向音頻D/A轉(zhuǎn)換器，后者作為反向音頻輸入接口。
所述的MPEG2解碼器芯片的型號(hào)為MB87L2250，音頻D/A轉(zhuǎn)換器芯片的型號(hào)為PCM1723，視頻D/A轉(zhuǎn)換器芯片的型號(hào)為SAA7128。
所述的時(shí)序邏輯接口電路是用可編程邏輯器件CPLD組成的，該時(shí)序邏輯接口電路是通過(guò)所述的緩沖器連接至數(shù)字信號(hào)處理器。
本實(shí)用新型的優(yōu)點(diǎn)是多方面的首先，該裝置是一個(gè)集多種業(yè)務(wù)為一體的系統(tǒng)設(shè)備，該裝置支持的多媒體業(yè)務(wù)包括有正向音頻、視頻、數(shù)據(jù)業(yè)務(wù)和反向音頻、數(shù)據(jù)業(yè)務(wù)的綜合傳送，并且，其多業(yè)務(wù)接入能夠保證每種接入業(yè)務(wù)的服務(wù)質(zhì)量，還能夠保證系統(tǒng)的擴(kuò)展性和可靠性。由于本實(shí)用新型的高度集成性，大大提高了整個(gè)系統(tǒng)裝置的有效性、及時(shí)性以及快速處理事故的能力，這些性能也是現(xiàn)代多媒體系統(tǒng)智能化管理的一個(gè)顯著標(biāo)志。此外，由于本實(shí)用新型不需要另外鋪設(shè)其他通信鏈路，所以在整體上顯著降低了購(gòu)置設(shè)備、鏈路施工和使用維護(hù)等開(kāi)銷(xiāo)成本。
其次，本實(shí)用新型支持USB、10BaseT/100BaseT、E1/T1等多種接口，使用該裝置可以方便地實(shí)現(xiàn)多種傳輸方案，例如可用于遠(yuǎn)程監(jiān)控系統(tǒng)、硬盤(pán)錄像機(jī)、視頻服務(wù)器等系統(tǒng)集成方案，有利于各類(lèi)系統(tǒng)集成商的應(yīng)用。
再者，本實(shí)用新型對(duì)視頻部分的編碼，能夠在低于2Mbit/s的傳輸條件下，實(shí)現(xiàn)以自適應(yīng)的幀率和720×576的高分辨率傳送實(shí)時(shí)圖像的技術(shù)要求。所以，本實(shí)用新型可以在低帶寬條件下簡(jiǎn)單快捷地實(shí)現(xiàn)實(shí)時(shí)傳輸高分辨率圖像的集成方案，使得運(yùn)營(yíng)商在信道上的投資大大節(jié)省。
此外，本實(shí)用新型在硬件方面，由于采用DSP為接口進(jìn)行轉(zhuǎn)換，實(shí)現(xiàn)了與E1控制器芯片的無(wú)縫連接，硬件電路結(jié)構(gòu)簡(jiǎn)單，實(shí)現(xiàn)容易，工作可靠，為本實(shí)用新型的產(chǎn)業(yè)化提供了很好的性能價(jià)格比優(yōu)勢(shì)，具有很好的推廣應(yīng)用前景。
圖2是本實(shí)用新型中的解碼器電路結(jié)構(gòu)方框圖。
圖3是本實(shí)用新型中的編碼器和解碼器控制電路里DSP器件及其外圍電路的電原理圖。
圖4是本實(shí)用新型中的正向音視頻編碼的控制電路電原理圖。
圖5是本實(shí)用新型中的正向音視頻解碼的控制電路電原理圖。
圖6是本實(shí)用新型中的E1接口控制器的邏輯電路電原理圖。
圖7是本實(shí)用新型中的USB接口控制器的邏輯電路電原理圖。
圖8是本實(shí)用新型中的網(wǎng)絡(luò)接口控制器的邏輯電路電原理圖。
下面結(jié)合各個(gè)附圖，具體介紹本實(shí)用新型中編碼器和解碼器的控制電路結(jié)構(gòu)及其工作原理。
參見(jiàn)

圖1和圖4，首先介紹編碼器的正向和反向多媒體業(yè)務(wù)輸入/輸出的控制電路，本實(shí)用新型的編碼器可以支持模擬或數(shù)字的音視頻信號(hào)，其中數(shù)字音視頻信號(hào)可以從數(shù)字音視頻接口直接作為MPEG2(Moving Picture ExpertsGroup)編碼器15的輸入信號(hào)，模擬音頻信號(hào)則需要經(jīng)過(guò)音頻A/D轉(zhuǎn)換器(型號(hào)為PCM1800)將左右聲道輸入的模擬音頻信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，由其的DOUT管腳輸出數(shù)字信號(hào)，交給MPEG2編碼器15(型號(hào)為MB86390)進(jìn)行編碼。模擬視頻信號(hào)可由S端子或C端子輸入視頻A/D轉(zhuǎn)換器(型號(hào)為SAA7113)進(jìn)行模數(shù)轉(zhuǎn)換為數(shù)字信號(hào)，然后將其的視頻信號(hào)采樣時(shí)鐘LLC、水平同步信號(hào)RTSO、輸出場(chǎng)同步信號(hào)RTSI、數(shù)字視頻信號(hào)VPO7～0管腳分別連接至MPEG2編碼器15(型號(hào)為MB863907)的對(duì)應(yīng)視頻接口，以便對(duì)其輸出的數(shù)字信號(hào)進(jìn)行編碼。模擬或數(shù)字的音視頻信號(hào)，再加上數(shù)據(jù)輸入，共同構(gòu)成了正向的多媒體業(yè)務(wù)輸入。反向音頻輸出和反向數(shù)據(jù)輸出，共同構(gòu)成了反向的多業(yè)務(wù)輸出。
由外部時(shí)鐘源信號(hào)輸入到音頻A/D轉(zhuǎn)換器(型號(hào)為PCM1800)的SYSCLK管腳和編碼器15音頻接口的ASCLK管腳，而編碼器15的音頻接口ACLK、ALRCK管腳輸出兩個(gè)時(shí)鐘信號(hào)連接到PCM1800的BCK、LRCK管腳。這三個(gè)時(shí)鐘信號(hào)用來(lái)指示PCM1800的采樣率。
正向音視頻輸入信號(hào)經(jīng)MPEG2編碼器15編碼后，輸出符合MPEG2標(biāo)準(zhǔn)的TS(Transport Stream)/PS(Program Stream)流，由于其接口時(shí)序與本實(shí)用新型采用的數(shù)字信號(hào)處理器DSP器件10的外部存儲(chǔ)器接口EMIF(ExternalMemory Interface)在時(shí)序上的邏輯不一致，所以在二者之間，本實(shí)用新型采用一片可編程邏輯器件CPLD(Complex Programmable Logic Device)16作為時(shí)序邏輯接口電路來(lái)實(shí)現(xiàn)。參見(jiàn)圖4，MPEG2編碼器15(型號(hào)為MB86390)與時(shí)序邏輯接口電路16互連的信號(hào)有STCLK-流輸出時(shí)鐘信號(hào)，STEN-流輸出有效信號(hào)，STDATA7～0-TS/PS流信號(hào)，TSPSSYNC-TS/PS流同步信號(hào)。經(jīng)過(guò)CPLD時(shí)序邏輯接口電路16完成MPEG2編碼器15(型號(hào)為MB86390)與DSP器件10在時(shí)序邏輯上的轉(zhuǎn)換后，再將數(shù)據(jù)流送入DSP器件。因?yàn)镈SP是使用異步口與CPLD連接，為保證編碼器15(型號(hào)為MB86390)與DSP在時(shí)序邏輯上的同步，還將流輸出時(shí)鐘信號(hào)STCLK接至DSP的EXT_INT和TINP管腳，使用DSP的中斷或事件來(lái)實(shí)現(xiàn)同步。為了使編碼器15能夠正常工作，MB86390還應(yīng)該接上SDRAM和用于視頻解碼的SDRAM，其電路連接參見(jiàn)圖4，因?yàn)槭浅Ｒ?guī)電路，本文不作贅述。
圖4還展示了緩沖器12與CPLD16連接的管腳ED8～0-TS/PS流輸入信號(hào)，EA21～2-地址信號(hào)，CE-片選信號(hào)，AWE-異步寫(xiě)信號(hào)，AOE-異步選通信號(hào)。圖4中的微控制器MCU(型號(hào)為MB90F591)11的作用是通過(guò)串口配置編碼器(型號(hào)為MB86390)15的工作參數(shù)，通過(guò)I2C口配置視頻A/D轉(zhuǎn)換器(型號(hào)為SAA7113)的工作參數(shù)。
下面說(shuō)明本實(shí)用新型中編碼器的DSP器件10及其外圍電路，參見(jiàn)圖1，正向音視頻輸入信號(hào)編碼后的TS/PS流經(jīng)過(guò)緩沖后，與正向數(shù)據(jù)輸入一同進(jìn)入DSP器件10。本實(shí)用新型的DSP器件10是美國(guó)德州儀器公司生產(chǎn)的TMS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列產(chǎn)品。該DSP器件10將復(fù)合數(shù)據(jù)打包后，根據(jù)傳輸?shù)男诺揽梢苑謩e選擇不同的接口輸出。例如DSP可以將打包數(shù)據(jù)傳送給E1/T1接口控制器芯片19，由它將數(shù)據(jù)送到E1/T1信道上傳輸。同理，DSP也可以將打包數(shù)據(jù)經(jīng)過(guò)緩沖器12傳送給USB接口控制器芯片17或10BaseT/100BaseT接口控制器芯片18，由它們分別將數(shù)據(jù)送到USB信道或10BaseT/100BaseT網(wǎng)絡(luò)信道上傳輸。
同時(shí)，由解碼器20經(jīng)過(guò)相應(yīng)的USB、E1、10BaseT/100BaseT信道上傳輸過(guò)來(lái)的反向音頻信號(hào)和反向數(shù)據(jù)的復(fù)合包，被相應(yīng)的接口控制器芯片17、18、19接收后，輸出到DSP器件10，由DSP器件10解包后，分別輸出到反向音頻D/A轉(zhuǎn)換器和反向數(shù)據(jù)端口，完成了反向多業(yè)務(wù)傳輸。
參見(jiàn)圖3，由于編碼器控制電路中的DSP器件10的外部存儲(chǔ)器接口EMIF要連接多個(gè)輸出啟動(dòng)ROM芯片14、USB接口控制器芯片17、10Base控制器芯片18和由CPLD構(gòu)成的時(shí)序邏輯接口電路16，故設(shè)置有緩沖器12，先對(duì)其輸出的數(shù)據(jù)進(jìn)行緩沖后再與負(fù)載相連。為了便于MCU芯片11與DSP器件10之間的互相通信，MCU芯片11的INT管腳與DSP器件10的HPI(Host PortInterface)接口進(jìn)行連接。HPI(Host Port Interface)接口的其他管腳接到MCU芯片11的通用I/O管腳。為了使DSP器件10正常工作，DSP還應(yīng)接上SDRAM芯片13和啟動(dòng)ROM芯片14。DSP的EMIF接口直接與SDRAM相連。DSP的EMIF接口經(jīng)過(guò)緩沖器12之后，再與啟動(dòng)ROM芯片14相連。另外，為了使DSP器件便于仿真調(diào)試，本實(shí)用新型在硬件設(shè)計(jì)中加入了JTAG口。由于上述各種連接均為常規(guī)電路，本文不再贅述。
這里需要說(shuō)明的是本實(shí)用新型中的編碼器和解碼器在多接口控制電路里，DSP器件與各接口控制器芯片之間的硬件連接是完全一致的，即DSP器件與E1/T1接口、USB接口、10BaseT/100BaseT網(wǎng)絡(luò)接口上的控制邏輯電路是完全一致的，所以，本文對(duì)編碼器和解碼器的多接口控制電路合在一起作統(tǒng)一說(shuō)明，不再分別描述。
參見(jiàn)圖6所示的本實(shí)用新型的DSP芯片10(20)與E1/T1接口控制器19(29)實(shí)現(xiàn)六線無(wú)縫連接的電路圖。其中E1為32路PCM制式，T1為24路PCM制式。因?yàn)镋1接口控制器芯片19(29)(型號(hào)為DS21354/21554)的接收時(shí)鐘RCLK、接收數(shù)據(jù)RSER、接收幀同步信號(hào)RSYNC、發(fā)送時(shí)鐘TCLK、發(fā)送數(shù)據(jù)TSER、發(fā)送幀同步信號(hào)FSYNC分別與DSP芯片10(20)中有緩沖的多信道串行接口MCBSP(Multi-Channel Buffered Serial Port)的時(shí)序完全吻合，可以實(shí)現(xiàn)六線無(wú)縫連接。因此，上述六個(gè)管腳分別與DSP器件10(20)的CLKR、DR、FSR、CLKX、DX和FSX管腳相連接。E1接口控制器19(29)(型號(hào)為DS21354/21554)的TRING、TTIP管腳發(fā)送數(shù)據(jù)，經(jīng)E1發(fā)送變壓器后傳送到E1信道上。從E1信道上傳輸過(guò)來(lái)的數(shù)據(jù)，則經(jīng)由E1接收變壓器被E1接口控制器19(29)的RRING、RTIP管腳接收。
參見(jiàn)圖7，本實(shí)用新型中的DSP器件10(20)的外部存儲(chǔ)器接口EMIF經(jīng)過(guò)緩沖后，由緩沖器12(22)的輸出與USB接口控制器芯片17(27)(型號(hào)為SL811HS)相連接，并采用異步時(shí)序邏輯。緩沖器12(22)輸出與SL811HS芯片17(27)連接的管腳有ED8～0-正向/反向復(fù)合包數(shù)據(jù)，EA2-地址信號(hào)，CE-片選信號(hào)，ARE-異步讀信號(hào)，AWE-異步寫(xiě)信號(hào)。本實(shí)用新型還將SL811HS芯片17(27)的INTRQ管腳連接至DSP器件10(20)的EXT_INT管腳，使用DSP的中斷來(lái)管理USB事件。SL811HS芯片17(27)通過(guò)DATA+和DATA-連接至USB信道，進(jìn)行數(shù)據(jù)的接收和發(fā)送。
參見(jiàn)圖8，本實(shí)用新型中的DSP器件10(20)的外部存儲(chǔ)器接口EMIF經(jīng)過(guò)緩沖后，由緩沖器12(22)的輸出與10BaseT接口控制器芯片18(28)(型號(hào)為CS8900)相連接，并采用異步時(shí)序邏輯。緩沖器12(22)輸出與CS8900芯片18(28)連接的管腳有ED15～0-正向/反向復(fù)合包數(shù)據(jù)，EA21～2-地址信號(hào)，CE-片選信號(hào)，ARE-異步讀信號(hào)，AWE-異步寫(xiě)信號(hào)。本實(shí)用新型還將CS8900芯片18(28)的INTRQ管腳連接至DSP器件10(20)的EXT_INT管腳，使用DSP的中斷來(lái)管理10BaseT事件。CS8900芯片18(28)的TXD+、TXD-管腳發(fā)送數(shù)據(jù)，經(jīng)由網(wǎng)絡(luò)發(fā)送變壓器傳送到10BaseT以太網(wǎng)信道上。而從10BaseT以太網(wǎng)信道上傳輸過(guò)來(lái)的數(shù)據(jù)則經(jīng)過(guò)網(wǎng)絡(luò)接收變壓器被CS8900芯片18(28)的RXD+、RXD-管腳接收。
下面介紹本實(shí)用新型中的解碼器正向多媒體業(yè)務(wù)輸出和反向業(yè)務(wù)輸入的控制電路，參見(jiàn)圖2和圖5，本實(shí)用新型的解碼器支持模擬或數(shù)字的音視頻信號(hào)輸出，其可以從MPEG2解碼器芯片25經(jīng)過(guò)數(shù)字音視頻接口輸出數(shù)字音視頻信號(hào)，也可以將從MPEG2解碼器芯片25解碼輸出的數(shù)字音視頻信號(hào)分別經(jīng)過(guò)音頻D/A轉(zhuǎn)換器(型號(hào)為PCM1723)和視頻D/A轉(zhuǎn)換器(型號(hào)為PCM1723)轉(zhuǎn)換為模擬音頻和視頻信號(hào)輸出。模擬或數(shù)字的音視頻信號(hào)輸出，加上數(shù)據(jù)輸出，共同構(gòu)成了正向的多媒體業(yè)務(wù)輸出。反向音頻輸入和反向數(shù)據(jù)輸入，共同構(gòu)成了反向的多業(yè)務(wù)輸入。
由于本實(shí)用新型解碼器控制電路中采用的數(shù)字信號(hào)處理器DSP器件20的外部存儲(chǔ)器接口EMIF在時(shí)序上的邏輯與MPEG2解碼器芯片25(型號(hào)為MB87L2250)輸出的TS/PS流不一致，所以，本實(shí)用新型在二者之間采用一片可編程邏輯器件CPLD(Complex Programmable Logic Device)芯片26作為時(shí)序邏輯接口電路來(lái)實(shí)現(xiàn)。參見(jiàn)圖5，需要說(shuō)明的是，DSP器件20是先將其輸出的相關(guān)信號(hào)送到緩沖器22之后，再傳送給CPLD芯片26的。緩沖器22與CPLD芯片26連接的管腳有ED8～0-TS/PS流輸出信號(hào)，EA21～2-地址信號(hào)，CE-片選信號(hào)，AWE-異步寫(xiě)信號(hào)，AOE-異步選通信號(hào)。由CPLD芯片26構(gòu)成的時(shí)序邏輯接口電路完成時(shí)序邏輯上的轉(zhuǎn)換，DSP器件20才將符合MPEG2標(biāo)準(zhǔn)的TS/PS流送傳到MPEG2解碼器芯片25，MPEG2解碼器芯片25與時(shí)序邏輯接口電路26互連的信號(hào)有TS_CLK-流輸入時(shí)鐘信號(hào)，TS_EN-流輸入有效信號(hào)，TSDATA7～0-TS/PS流信號(hào)，TSPSTART-TS/PS流同步信號(hào)。因?yàn)镈SP器件20使用異步口與CPLD芯片26連接，為了保證解碼器25(型號(hào)為MB87L2250)與DSP器件20在時(shí)序邏輯上的同步，還將DSP的EXT_INT和TNP管腳接至CPLD，使用DSP的中斷或事件來(lái)實(shí)現(xiàn)同步。為了使解碼器25(型號(hào)為MB87L2250)能夠正常工作，該器件還應(yīng)該接上SDRAM和用于視頻解碼的SDRAM，其電路連接參見(jiàn)圖5，由于為常規(guī)電路，本文不作贅述。正向TS/PS流信號(hào)被解碼器25(型號(hào)為MB87L2250)解碼后輸出的音視頻信號(hào)，可以從數(shù)字音視頻接口直接輸出，也可以再經(jīng)過(guò)音頻D/A轉(zhuǎn)換器和視頻D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)輸出。
參見(jiàn)圖5，MB87L2250音頻接口的AODATA管腳輸出音頻信號(hào)到音頻D/A轉(zhuǎn)換器(型號(hào)為PCM1723)的DIN管腳。MB87L2250音頻接口的AOCLK、AOBCLK、AOLRCK三個(gè)管腳分別輸出各自的時(shí)鐘信號(hào)，傳送到音頻D/A轉(zhuǎn)換器(型號(hào)為PCM1723)的SCKO、BCLKIN、LRCIN的三個(gè)管腳。這三個(gè)時(shí)鐘信號(hào)用來(lái)指示PCM1723器件的采樣率。PCM1723的VOUTL、VOUTR引腳輸出左右聲道的音頻模擬信號(hào)。
MB87L2250的視頻接口的數(shù)字視頻信號(hào)VO_D7～0、垂直同步信號(hào)VOHSYNC、水平同步信號(hào)VOVSYNC、視頻信號(hào)采樣時(shí)鐘VOPCLK各個(gè)管腳分別與視頻D/A轉(zhuǎn)換器(型號(hào)為SAA7128)的MP7～0、RCV2、RCV1、LLC管腳相連接。模擬視頻信號(hào)可以由SAA7128器件的Y、C引腳輸出到S端子，也可以由SAA7128的CVBS引腳輸出到C端子。圖5中的微控制器MCU芯片21(型號(hào)為MB90F591)作用是通過(guò)I2C口配置解碼器芯片20的工作參數(shù)，也完成對(duì)視頻D/A轉(zhuǎn)換器(型號(hào)為SAA7128)工作參數(shù)的行配置。
最后說(shuō)明本實(shí)用新型中解碼器控制電路中的DSP器件20及其外圍電路。參見(jiàn)圖2，正向音視頻編碼后的TS/PS流與正向數(shù)據(jù)的復(fù)合包輸入，被解碼器控制電路中的相應(yīng)接口控制芯片接收后，一起進(jìn)入DSP器件20。如同編碼器控制電路一樣，解碼器控制電路里選用的數(shù)字信號(hào)處理器DSP芯片20也是美國(guó)德州儀器公司生產(chǎn)的型號(hào)為T(mén)MS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列產(chǎn)品。該DSP器件20將復(fù)合數(shù)據(jù)打包后形成TS/PS流與正向數(shù)據(jù)。其中TS/PS流經(jīng)過(guò)緩沖后，輸出到MPEG2解碼器芯片25進(jìn)行解碼處理，正向數(shù)據(jù)則直接輸出到正向數(shù)據(jù)輸出接口。同時(shí)，反向音頻信號(hào)和反向數(shù)據(jù)輸入，被DSP器件20接收，形成反向復(fù)合包。根據(jù)傳輸?shù)男诺揽梢苑謩e選擇不同的接口輸出。DSP器件20可以將打包數(shù)據(jù)傳送給E1/T1接口控制器芯片，由它將數(shù)據(jù)送到E1/T1信道上傳輸。同理，DSP器件20也可以將打包數(shù)據(jù)傳送給USB接口控制器芯片或10BaseT/100BaseT網(wǎng)絡(luò)接口控制器芯片，由它們將數(shù)據(jù)分別傳送到USB信道或10BaseT/100BaseT以太網(wǎng)信道上傳輸，完成反向多業(yè)務(wù)傳輸。
參見(jiàn)圖3，解碼器中的DSP器件20及其外圍電路是和編碼器中的情況完全一樣，由于該DSP器件20的外部存儲(chǔ)器接口EMIF要連接多個(gè)輸出啟動(dòng)ROM芯片24、USB接口控制器芯片27、10Base控制器芯片28和由CPLD構(gòu)成的時(shí)序邏輯接口電路26，故設(shè)置有緩沖器22，先對(duì)其輸出的數(shù)據(jù)進(jìn)行緩沖后再與負(fù)載相連。為了便于MCU芯片21與DSP器件20之間的互相通信，MCU芯片21的INT管腳與DSP器件20的HPI(Host Port Interface)接口進(jìn)行連接。HPI(Host Port Interface)接口的其他管腳接到MCU芯片21的通用I/O管腳。為了使DSP器件20正常工作，DSP還應(yīng)接上SDRAM芯片23和啟動(dòng)ROM芯片24。DSP的EMIF接口直接與SDRAM相連。DSP的EMIF接口經(jīng)過(guò)緩沖器22之后，再與啟動(dòng)ROM芯片24相連。另外，為了使本實(shí)用新型的DSP器件20便于仿真調(diào)試，在硬件設(shè)計(jì)中加入了JTAG口。由于上述各種連接均為常規(guī)電路，本文不再贅述。
本實(shí)用新型已經(jīng)研制出性能樣機(jī)進(jìn)行實(shí)驗(yàn)、模擬和實(shí)施試用，試驗(yàn)的實(shí)踐證明，該裝置能夠在低于2Mbit/s的碼率條件下，實(shí)現(xiàn)以352×288以上(352×288，720×288，720×576等)的分辨率傳送實(shí)時(shí)運(yùn)動(dòng)圖像序列的技術(shù)要求；能夠?qū)崿F(xiàn)在2Mbit/s帶寬的E1信道上實(shí)時(shí)傳送352×288以上分辨率的運(yùn)動(dòng)圖像序列的技術(shù)要求；能夠支持正向多媒體業(yè)務(wù)(音頻、視頻、數(shù)據(jù)業(yè)務(wù))和反向音頻和數(shù)據(jù)業(yè)務(wù)綜合傳送?？傊?，實(shí)現(xiàn)了發(fā)明目的。
權(quán)利要求1.一種實(shí)現(xiàn)全數(shù)字化、高分辨率、多接口的多媒體傳輸編解碼器，其控制電路由編碼器和解碼器兩部分組成；其特征在于所述的編碼器和解碼器都是采用數(shù)字信號(hào)處理器DSP作為中央處理器，每個(gè)數(shù)字信號(hào)處理器DSP的外圍設(shè)備包括微處理器MCU、緩沖器和外部存儲(chǔ)器SDRAM；該數(shù)字信號(hào)處理器DSP通過(guò)緩沖器連接有啟動(dòng)ROM、USB接口控制器和10BaseT/100BaseT接口控制器，而數(shù)字信號(hào)處理器DSP與E1接口控制器之間則是直接采用六線無(wú)縫連接。
2.根據(jù)權(quán)利要求1所述的多媒體傳輸編解碼器，其特征在于所述的數(shù)字信號(hào)處理器DSP是美國(guó)德州儀器公司生產(chǎn)的芯片，其型號(hào)為T(mén)MS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列。
3.根據(jù)權(quán)利要求1或2所述的多媒體傳輸編解碼器，其特征在于所述的E1接口控制器芯片的型號(hào)為DS21354/21554，該芯片的接收時(shí)鐘RCLK、接收數(shù)據(jù)RSER、接收幀同步信號(hào)RSYNC、發(fā)送時(shí)鐘TCLK、發(fā)送數(shù)據(jù)TSER和發(fā)送幀同步信號(hào)FSYNC分別與所述的數(shù)字信號(hào)處理器DSP芯片的CLKR、DR、FSR、CLKX、DX和FSX六線實(shí)現(xiàn)無(wú)縫連接。
4.根據(jù)權(quán)利要求1所述的多媒體傳輸編解碼器，其特征在于所述的編碼器部分控制電路還包括有通過(guò)時(shí)序邏輯接口電路與數(shù)字信號(hào)處理器DSP相連接的MPEG2編碼器，分別連接至MPEG2編碼器輸入端的、作為模擬音頻輸入接口的音頻A/D轉(zhuǎn)換器、模擬視頻輸入接口的視頻A/D轉(zhuǎn)換器和數(shù)字音視頻輸入接口，與MPEG2編碼器連接的視頻編碼存儲(chǔ)器SDRAM和外部存儲(chǔ)器SDRAM；與數(shù)字信號(hào)處理器DSP直接連接的數(shù)據(jù)輸入接口、反向數(shù)據(jù)輸出接口和反向音頻D/A轉(zhuǎn)換器，后者作為反向音頻輸出接口。
5.根據(jù)權(quán)利要求1或4所述的多媒體傳輸編解碼器，其特征在于所述的MPEG2編碼器芯片的型號(hào)為MB86390，音頻A/D轉(zhuǎn)換器芯片的型號(hào)為PCM1800，視頻A/D轉(zhuǎn)換器芯片的型號(hào)為SAA7113。
6.根據(jù)權(quán)利要求4所述的多媒體傳輸編解碼器，其特征在于所述的時(shí)序邏輯接口電路是用可編程邏輯器件CPLD組成的，該時(shí)序邏輯接口電路通過(guò)所述的緩沖器連接至數(shù)字信號(hào)處理器。
7.根據(jù)權(quán)利要求1所述的多媒體傳輸編解碼器，其特征在于所述的解碼器部分控制電路還包括有通過(guò)時(shí)序邏輯接口電路與數(shù)字信號(hào)處理器DSP相連接的MPEG2解碼器，分別連接至MPEG2解碼器輸出端的、作為模擬音頻輸出接口的音頻D/A轉(zhuǎn)換器、模擬視頻輸出接口的視頻D/A轉(zhuǎn)換器和數(shù)字音視頻輸出接口，與MPEG2解碼器連接的視頻解碼存儲(chǔ)器SDRAM和外部存儲(chǔ)器SDRAM；與數(shù)字信號(hào)處理器DSP直接連接的數(shù)據(jù)輸出接口、反向數(shù)據(jù)輸入接口和反向音頻D/A轉(zhuǎn)換器，后者作為反向音頻輸入接口。
8.根據(jù)權(quán)利要求1或7所述的多媒體傳輸編解碼器，其特征在于所述的MPEG2解碼器芯片的型號(hào)為MB87L2250，音頻D/A轉(zhuǎn)換器芯片的型號(hào)為PCM1723，視頻D/A轉(zhuǎn)換器芯片的型號(hào)為SAA7128。
9.根據(jù)權(quán)利要求7所述的多媒體傳輸編解碼器，其特征在于所述的時(shí)序邏輯接口電路是用可編程邏輯器件CPLD組成的，該時(shí)序邏輯接口電路是通過(guò)所述的緩沖器連接至數(shù)字信號(hào)處理器。
專(zhuān)利摘要一種實(shí)現(xiàn)全數(shù)字化、高分辨率、多接口的多媒體傳輸編解碼器，其控制電路由編碼器和解碼器兩部分組成；其中編碼器和解碼器都是采用美國(guó)德州儀器公司生產(chǎn)的DSP作為中央處理器，DSP的外圍設(shè)備包括微處理器MCU、緩沖器和外部存儲(chǔ)器SDRAM等；該DSP通過(guò)緩沖器連接有啟動(dòng)ROM、USB接口控制器和10BaseT/100BaseT接口控制器，而數(shù)字信號(hào)處理器DSP與E1接口控制器之間是直接采用六線無(wú)縫連接。該裝置支持正向音頻、視頻、數(shù)據(jù)業(yè)務(wù)和反向音頻、數(shù)據(jù)業(yè)務(wù)等多媒體業(yè)務(wù)的綜合傳送，能夠保證各種業(yè)務(wù)的服務(wù)質(zhì)量，支持USB、10BaseT/100BaseT、E1/T1等多種接口的傳輸，保證系統(tǒng)的擴(kuò)展性和可靠性。該裝置硬件電路結(jié)構(gòu)簡(jiǎn)單，實(shí)現(xiàn)容易，工作可靠，有很好的性能價(jià)格比優(yōu)勢(shì)。
文檔編號(hào)H04N7/24GK2579120SQ02285988
公開(kāi)日2003年10月8日 申請(qǐng)日期2002年11月13日 優(yōu)先權(quán)日2002年11月13日
發(fā)明者龐潼川, 陳軍, 章東湖, 李星, 章萌, 李立鋒 申請(qǐng)人:大唐電信科技股份有限公司