專利名稱：校準(zhǔn)調(diào)頻鎖相環(huán)的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及鎖相環(huán)，更具體地說涉及調(diào)頻鎖相環(huán)。
鎖相環(huán)(PLL)通常用在電信產(chǎn)品中產(chǎn)生和接收調(diào)制信號。另外，鎖相環(huán)的應(yīng)用已被擴展到包括先前的數(shù)字技術(shù)。例如，微處理器和微控制器通常使用鎖相環(huán)來確保正確的操作。
鎖相環(huán)可用于提供固定頻率的信號。對于現(xiàn)代的數(shù)字組件來說，這些信號可以是頻率為10～100MHz的系統(tǒng)時鐘。眾所周知具有高頻時鐘的器件的使用將產(chǎn)生電磁干擾(EMI)。EMI不僅在固定的時鐘頻率下產(chǎn)生，而且還在與固定的時鐘頻率相關(guān)的諧波下產(chǎn)生。所產(chǎn)生的EMI可干擾關(guān)鍵的通信頻率傳輸頻帶，包括無線電，電視和應(yīng)急廣播信道。由于EMI的結(jié)果，在接收端，接收的通信信號仿佛是被破壞的。
為了確保電子器件的工作不會損害通信信道，聯(lián)邦通信委員會及其外國對應(yīng)機構(gòu)已強制規(guī)定電子系統(tǒng)要遵守的具體EMI發(fā)射水平。
降低EMI發(fā)射水平的一種已知方法是使用在系統(tǒng)應(yīng)用水平下施加的屏蔽。例如，為了限制諸如桌上型計算機之類的系統(tǒng)中的EMI發(fā)射而使用屏蔽是眾所周知的。另外，磁屏幕器件已被應(yīng)用于連接電纜，以便過濾發(fā)射信號的EMI效應(yīng)。但是，這種系統(tǒng)級的EMI降低技術(shù)并不適用于所有的應(yīng)用。
降低高頻電子部件的EMI效應(yīng)的另一種已知方法是抖動輸入時鐘的頻率。通過抖動時鐘頻率，通過在更寬的帶寬內(nèi)傳播峰值能量，降低了特定頻帶中峰值能量EMI發(fā)射的數(shù)量。雖然總的EMI能量保持不變，不過該EMI能量是在更寬的帶寬內(nèi)傳播的，從而降低了任意具體頻率下，峰值能量EMI的效果。
現(xiàn)有技術(shù)中的時鐘高頻抖動技術(shù)包括使用專用PLL產(chǎn)生用于復(fù)型VCO的控制電壓，該復(fù)型VCO提供時鐘輸出。施加給復(fù)型VCO的控制電壓反映產(chǎn)生具有要求的平均頻率的信號所必需的控制電壓。例如，專用鎖相環(huán)的所需輸出可能是能夠產(chǎn)生33MHz信號的控制電壓。來源于專用PLL的用于產(chǎn)生所需平均頻率的控制電壓被提供給復(fù)型可控電壓振蕩器，該復(fù)型可控電壓振蕩器驅(qū)動系統(tǒng)時鐘。除了來自專用PLL的控制電壓外，通常被稱為調(diào)制信號的周期性變化的電壓信號也被提供給用于產(chǎn)生系統(tǒng)時鐘的復(fù)型VCO。通過使接收的控制電壓和調(diào)制信號相加，復(fù)型VCO將產(chǎn)生調(diào)制的，或者抖動的時鐘輸出。例如，現(xiàn)在33MHz時鐘可能在+／-1MHz的范圍內(nèi)振動。選擇的抖動量受到使用的電子器件的動態(tài)限制。
和專用鎖相環(huán)相關(guān)的可控電壓振蕩器是由前面描述的電壓控制信號校正的相位。同樣，和現(xiàn)有技術(shù)的輸出驅(qū)動器部分相關(guān)的可控電壓振蕩器也由前面描述的電壓控制信號控制。但是，這兩個可控電壓振蕩器之間的任何差別將導(dǎo)致輸出驅(qū)動器的中心頻率誤差。鎖相環(huán)未校正該頻率誤差。從而，由于與輸出驅(qū)動器可控電壓振蕩器的部件相關(guān)的未補償誤差的緣故，不能產(chǎn)生所需的中心頻率。其次，部分由于驅(qū)動器VCO的未補償誤差的緣故，以及由于得到調(diào)制信號的方法的緣故，獲得的頻率偏移的數(shù)量并不直接正比于中心頻率。
于是，需要一種能夠克服和現(xiàn)有技術(shù)FMIPLL相關(guān)的問題的方法和設(shè)備。


圖1以方框圖的形式圖解說明了根據(jù)本發(fā)明的頻率發(fā)生系統(tǒng)；圖2以方框圖和電路圖的形式圖解說明了圖1的頻率發(fā)生系統(tǒng)的一部分；圖3以方框圖的形式圖解說明了包括和和圖1的FMPLL相關(guān)的寄存器組的系統(tǒng)視圖；圖4以流程圖的形式圖解說明了根據(jù)本發(fā)明的校準(zhǔn)FMPLL的方法；圖5以方框圖的形式圖解說明了FMPLL的特定部分的詳細(xì)視圖。
根據(jù)本發(fā)明，實現(xiàn)了一種調(diào)頻鎖相環(huán)(FMPLL)結(jié)構(gòu)。通過利用可控電流振蕩器(ICO)實現(xiàn)FMPLL。ICO利用反饋維持固定的增益。于是，對于其輸入控制電流(ICTL)方面的給定變化，將在其輸出頻率方面產(chǎn)生可預(yù)測的變化。根據(jù)該固定增益，通過累加附加的三角接法電流(IMOD)和輸入控制電流，可產(chǎn)生頻移。通過周期性地改變電流IMOD的幅度，在ICO的輸出端產(chǎn)生調(diào)頻時鐘。IMOD的幅度控制調(diào)頻時鐘的頻移的數(shù)量。通過提供正比于生成的系統(tǒng)頻率的IMOD信號，產(chǎn)生正比于平均頻率或中心頻率的頻移。頻率調(diào)制的百分率是恒定的，與FMPLL系統(tǒng)的工作范圍內(nèi)確定的系統(tǒng)時鐘頻率的幅度無關(guān)。
圖1圖解說明了FMPLL系統(tǒng)100。系統(tǒng)100包括主PLL環(huán)101，基準(zhǔn)環(huán)102和中心頻率電流發(fā)生器124。在本發(fā)明的具體實施例中，主PLL環(huán)101，基準(zhǔn)環(huán)102接收標(biāo)記為外部基準(zhǔn)時鐘(EXTERNALREFERENCE CK)的具有預(yù)定頻率的時鐘。另外，主PLL環(huán)101和基準(zhǔn)環(huán)102均接收來自于中心頻率電流發(fā)生器124的電流信號125A和125B。主PLL環(huán)101還從基準(zhǔn)環(huán)102接收電流調(diào)制信號IMOD。
操作上，編程主PLL環(huán)101，以便在輸出端提供標(biāo)記為系統(tǒng)時鐘的固定頻率值。為了降低主PLL環(huán)101的動態(tài)要求，從中心頻率電流發(fā)生器124提供中心頻率電流125A。在題為“鎖相環(huán)”的同時待審的申請(申請?zhí)朮X／XXXXXX，代理人記錄號SC91206A)中公開了產(chǎn)生中心時鐘頻率的一種方法，該專利申請被轉(zhuǎn)讓給本申請的受讓人，并作為參考包含于此。
主PLL環(huán)101接收標(biāo)記為IMOD的調(diào)制信號，以使系統(tǒng)時鐘的頻率調(diào)制預(yù)定量。系統(tǒng)時鐘的調(diào)制是這樣的，以致由于IMOD，主PLL環(huán)101產(chǎn)生的調(diào)制系統(tǒng)時鐘的中心頻率不會改變。其優(yōu)點是保證系統(tǒng)頻率的居中。通過確保固定的中心頻率，提高了部件合格率和設(shè)計可靠性。
圖1還圖解說明了主PLL環(huán)101的一個具體實施例。該主PLL環(huán)101接收外部基準(zhǔn)時鐘(EXTERNAL REFERENCE CK)。外部基準(zhǔn)時鐘由可編程的分頻器130接收，分頻器130通常是可編程的，并且產(chǎn)生標(biāo)記為內(nèi)部基準(zhǔn)時鐘的信號。內(nèi)部基準(zhǔn)時鐘由相位／頻率檢測器(PFD)110接收。PFD110以內(nèi)部基準(zhǔn)時鐘和通過由可編程分頻器128分離系統(tǒng)時鐘產(chǎn)生的第二時鐘信號為基礎(chǔ)，提供控制信號。PFD 110的輸出控制信號支持兩個信號路徑。第一路徑包括接收來自于PDF 110的輸出控制信號，并提供電流輸出的電荷泵112。電荷泵112的電流輸出由低通濾波器116的前饋補償模塊117接收。前饋補償模塊117使主PLL環(huán)101在正常的未調(diào)制頻率工作過程中能夠鎖相。由前饋補償模塊117提供的電流作為ICTL的一部分被包括在ICTL內(nèi)，ICTL由主ICO 126接收。
和PFD 110的輸出相關(guān)的第二信號路徑包括電荷泵114，電荷泵114也向低通濾波器116提供電流信號。該電流信號由低通濾波器116的積分器119接收，積分器119包含被配置成AC單位增益拓?fù)浣Y(jié)構(gòu)的差分放大器。電荷泵114產(chǎn)生的信號在差分放大器的反相輸入端被接收。非反相輸入端與基準(zhǔn)源相連，電容器150被連接在放大器的輸出端和反相輸入端之間。一般，為了使基準(zhǔn)源在系統(tǒng)的動態(tài)范圍的中心附近，在中間源(mid-supply)附近選擇基準(zhǔn)源。在積分器119的輸出端提供的電壓并不具有相當(dāng)高的頻率分量，從而向主PLL環(huán)101提供穩(wěn)定的零點。當(dāng)結(jié)合電阻器123時，積分器119使主PLL環(huán)101能夠鎖定所需的頻率。
電阻器121和123把來自于積分器119的電流輸出分別提供給主ICO 126和基準(zhǔn)ICO 140。來自電阻器121的電流和其它電流相加，形成ICTL。通常，通過把多個電流源連接到公用節(jié)點，累加這些電流，從而形成ICTL。注意的是電阻器121和123產(chǎn)生的電流正比于系統(tǒng)時鐘的中心頻率，這里通過電阻器123的電流是通過電阻器121產(chǎn)生的電流的復(fù)制，從而復(fù)制的電流等于或正比于通過電阻器121的電流。
電阻123產(chǎn)生的電流被標(biāo)記為正比于時鐘的電流(CURRENTPROPORTIONAL TO CK)。把正比于時鐘的電流和信號125B相加，并提供給基準(zhǔn)環(huán)102的基準(zhǔn)ICO 140。根據(jù)接收的電流，基準(zhǔn)ICO 140將大體上匹配主ICO 126的居中系統(tǒng)時鐘頻率。但是，當(dāng)主PLL環(huán)101被調(diào)頻時，系統(tǒng)時鐘輸出的調(diào)制的某些殘余分量將存在于基準(zhǔn)ICO140的輸出端。通常，這些分量的效果被衰減到它們可被忽略，并且基準(zhǔn)ICO 140產(chǎn)生的頻率基本上等于居中的時鐘頻率的程度。標(biāo)記為基準(zhǔn)ICO時鐘(REFERENCE ICO CK)的基準(zhǔn)ICO 140輸出被提供給分頻器142。分頻器142把分離的時鐘信號提供給頻率-電流轉(zhuǎn)換器144。頻率-電流轉(zhuǎn)換器144，和分頻器142和基準(zhǔn)電壓發(fā)生器146一起，向電流數(shù)-模轉(zhuǎn)換器(DAC)148提供基準(zhǔn)電流信號(IREF)。
頻率-電流轉(zhuǎn)換器144可利用開關(guān)電容轉(zhuǎn)換器實現(xiàn)，該開關(guān)電容轉(zhuǎn)換器接收由基準(zhǔn)電壓發(fā)生器146產(chǎn)生的電壓基準(zhǔn)值和具有預(yù)定頻率的時鐘信號(由分頻器142提供)。本領(lǐng)域中的普通技術(shù)人員將理解，通過恰當(dāng)?shù)剡x擇分頻器值142，可選擇基準(zhǔn)電壓，開關(guān)電容器的電容值，以及提供給電流DAC 148的基準(zhǔn)電流信號(IREF)的值。IREF的值以所需的系統(tǒng)時鐘(SYSTEM CK)調(diào)制的量為基礎(chǔ)。
IREF信號由電流DAC 148接收，電流DAC 148向主PLL環(huán)101提供電流輸出IMOD。電流DAC 148接收來自于DAC控制器132的控制信號，以便調(diào)制IMOD。在一種具體實現(xiàn)中，DAC控制器132包括分離外部基準(zhǔn)時鐘(EXTERNAL REFERENCE CK)，并向移位寄存器133提供分頻器(divider)的可編程分頻器135。在圖2中，來自于分頻器135的分離后的時鐘輸出被標(biāo)記為移位時鐘(SHIFT CK)(注意移位時鐘和圖1中的134等同)。基于移位寄存器133的配置，電流DAC 148被控制。
圖2圖解說明了移位寄存器133和DAC 148的具體實現(xiàn)。具體地說，移位寄存器133包括由移位時鐘(SHIFT CK)信號控制的N個串聯(lián)鎖存器(N為整數(shù))。另外，通過斷言(assert)標(biāo)記為復(fù)位的信號，能夠重新設(shè)置移位寄存器133。鎖存器235的輸出由反相器236反相，并被反饋給鎖存器230的輸入端。
在電流DAC 148的一個具體實施例中，利用晶體管212～220把基準(zhǔn)電流IREF映射N次。每個電流反射鏡的輸出由開關(guān)S0～SN之一控制，以致當(dāng)開關(guān)接收到斷言信號時，數(shù)值幾乎等于IREF的值的電流將流過該開關(guān)。每個開關(guān)與移位寄存器133的輸出端OUT0～OUTN之一相連。每個開關(guān)的輸出端被連接到一起，以提供調(diào)制電流IMOD。
在復(fù)位操作中，發(fā)出一個復(fù)位信號，使移位寄存器133的所有輸出被求反。從而每個DAC 148開關(guān)被打開，導(dǎo)致電流值為零的IMOD。
復(fù)位后，每個移位時鐘周期將導(dǎo)致移位寄存器133中的鎖存數(shù)據(jù)的移位操作。由于在復(fù)位后，鎖存器230接收斷言信號，由于第一移位時鐘周期的結(jié)果，OUT0被斷言。OUT0被斷言導(dǎo)致DAC 148的開關(guān)S0被關(guān)閉，使IMOD能夠遞增一個基準(zhǔn)電流值(IREF)的量。
一旦所有的開關(guān)S0-SN已被關(guān)閉，則過程將被反轉(zhuǎn)，并且從鎖存器230開始，在連續(xù)的時鐘周期，每個鎖存器將被順序求反。從而產(chǎn)生三角形電流調(diào)制信號(IMOD)，并將其提供給PLL 101的主ICO126。作為響應(yīng)，ICO 126基于IMOD產(chǎn)生具有穩(wěn)定的中心頻率和頻率調(diào)制的調(diào)制系統(tǒng)時鐘(MODULATED SYSTEM CK)。當(dāng)主PLL 101試圖除去調(diào)頻分量時，低通濾波器116防止調(diào)制系統(tǒng)時鐘的調(diào)頻分量被除去。
當(dāng)希望以精確的百分率，例如中心頻率的4％調(diào)制系統(tǒng)時鐘時，通過選擇適當(dāng)?shù)腎REF值和DAC 148的分辨率，是能夠?qū)崿F(xiàn)這一點的。例如，參見圖2，如果N代表40，指示和DAC 148相聯(lián)系的40個電流反射鏡級時，能夠選擇為主ICO 126接收的控制電流(ICTL)的1E-3(1／1000)的IREF值，以便獲得4％的調(diào)制漂移。例如，在沒有調(diào)制電流的情況下，主ICO 126接收的控制值為100微安，則應(yīng)選擇頻率-電流轉(zhuǎn)換器144，分頻器142和基準(zhǔn)電壓發(fā)生器146的值，以便IREF約為0．1微安。這樣，由DAC 148產(chǎn)生的IMOD的值將在0-4微安之間變化(4％的偏差)。通過以這種方式選擇IREF的值，可以獨立于工作系統(tǒng)時鐘頻率，精確地控制調(diào)制百分率。通過提供和低通濾波器116分離的獨立電流源，基準(zhǔn)ICO 140提供通常固定在調(diào)制系統(tǒng)時鐘的中心頻率的頻率。
圖3圖解說明了包括和圖1的FMPLL相關(guān)的寄存器組的更詳細(xì)的系統(tǒng)視圖。圖3圖解說明了CPU處理模塊310，存儲器315，寄存器組320和330，以及FMPLL 140。
操作上，寄存器組320和330接收并向FMPLL 140提供信息。在一個具體實施例中，寄存器組320包括用戶可編程寄存器存儲單元，而寄存器組330包括由FMPLL 140寫入的寄存器存儲單元。
包括在寄存組320內(nèi)的是標(biāo)記為調(diào)制深度(MODULATIONDEPTH)的調(diào)制深度寄存器，用于指示所需的調(diào)頻(FM)變化百分率。在一個具體實施例中，調(diào)制深度寄存器包括支持四種狀態(tài)的兩個二進(jìn)制位。這四種狀態(tài)包括禁止?fàn)顟B(tài)，2％調(diào)制狀態(tài)，4％調(diào)制狀態(tài)和6％調(diào)制狀態(tài)。注意也可支持另外的和／或不同的狀態(tài)。
寄存器組320的標(biāo)記為速率寄存器(RATE REGISTER)的調(diào)制速率寄存器規(guī)定頻率在最大和最小頻率值之間調(diào)制的實際速率。例如，在+／-2％系統(tǒng)中，頻率在中心頻率的+／-2％之間變化，并且再次返回的速率即為調(diào)制速率。通過能夠規(guī)定調(diào)制速率，可控制對使用輸出時鐘的其它部件的影響。
寄存器組320的標(biāo)記為反饋分頻器(FEEDBACK DIVIDER)的反饋分頻器寄存器規(guī)定除以圖1的可編程分頻器的值。根據(jù)本發(fā)明的一個具體實施例，可編程分頻器128和可編程分頻器130將負(fù)責(zé)設(shè)置系統(tǒng)時鐘的基準(zhǔn)頻率(FO)。
寄存器組320的標(biāo)記為預(yù)期偏移(EXPECTED OFFSET)的預(yù)期偏移寄存器存儲正比于所需調(diào)制深度的計數(shù)值。在一個實施例中，預(yù)期偏移寄存器值由用戶提供。在備選實施例中，該值可由系統(tǒng)自動確定，但是，在這里描述的實施例中，由用戶提供的值以列表信息為基礎(chǔ)。
寄存器330含有通常由基準(zhǔn)電壓發(fā)生器146提供的值。寄存器組330的標(biāo)記為基線計數(shù)(BASE LINE COUNT)的基線計數(shù)寄存器用于存儲和未調(diào)制的系統(tǒng)時鐘輸出相關(guān)的計數(shù)值C0。ICO計數(shù)器用于計數(shù)在采樣周期內(nèi)，調(diào)制的或未調(diào)制的系統(tǒng)時鐘輸出的計數(shù)循環(huán)。采樣周期由系統(tǒng)定義為預(yù)定數(shù)目的基準(zhǔn)循環(huán)，這里將更詳細(xì)地說明。
寄存器組330的標(biāo)記為誤差(ERROR)的誤差值寄存器用于存儲ICO計數(shù)器和基線計數(shù)器之間的差值。
寄存器組330的標(biāo)記為基準(zhǔn)計數(shù)的基準(zhǔn)計數(shù)寄存器用于存儲指示自從最近的計數(shù)器復(fù)位以來，過去的基準(zhǔn)循環(huán)的數(shù)目的數(shù)值。當(dāng)存儲在基準(zhǔn)計數(shù)寄存器中的數(shù)值和與采樣周期相關(guān)的預(yù)定數(shù)目的基準(zhǔn)循環(huán)相匹配時，保持ICO計數(shù)器數(shù)值。
寄存器組330的標(biāo)記為計算差值(CALCULATED DIFF)的計算差值寄存器用于存儲誤差值寄存器和寄存器組330的預(yù)期偏差之間計數(shù)值的差值。
標(biāo)記為D／A CTL的數(shù)-模(D／A)控制寄存器存儲用于控制電壓數(shù)-模轉(zhuǎn)換器(DAC)的輸出的數(shù)值，電壓數(shù)-模轉(zhuǎn)換器的輸出影響系統(tǒng)時鐘的調(diào)制。
寄存器組330的標(biāo)記為狀態(tài)(STATUS)的狀態(tài)寄存器用于指示多個狀態(tài)之一，包括何時校準(zhǔn)例程被完成，校準(zhǔn)是否成功，以及可能必需的其它狀態(tài)信息。
圖4以流程圖的形式圖解說明了根據(jù)本發(fā)明的，利用圖1的基準(zhǔn)電壓發(fā)生器146校準(zhǔn)調(diào)制系統(tǒng)時鐘的頻率偏移的方法。例如，可能希望具有其頻率偏離平均系統(tǒng)時鐘頻率+／-2％的調(diào)制系統(tǒng)時鐘。但是，在使用固定值基準(zhǔn)電壓發(fā)生器的情況下，實際的調(diào)制深度(頻率偏移)可以變化較大的百分率。例如，對于要求的+／-2％的調(diào)制深度，對于固定的基準(zhǔn)電壓來說，實際的調(diào)制深度可以為+／-2．8％。這代表偏離所需調(diào)制的40％的偏差。該偏差由處理，溫度和電壓變化引入。圖4的方法把選擇的頻率偏移校準(zhǔn)為規(guī)定的數(shù)值。
在步驟410，在調(diào)頻被禁止的情況下，圖1的主PLL環(huán)101被鎖定。所得到的頻率被稱為基準(zhǔn)頻率。
在步驟411，圖1的主PLL環(huán)101被禁用。在一個具體實施例中，通過三態(tài)(tri-stating)圖1的電荷泵112和114禁用主PLL環(huán)101。三態(tài)電荷泵使基準(zhǔn)頻率能夠保持固定。術(shù)語“固定”用于表示鎖相環(huán)不再試圖補償輸出頻率方面的變化。
在步驟412，預(yù)期的偏移值被提供給系統(tǒng)。該預(yù)期的偏移值被稱為CEXP，并以前面描述的方式存儲在寄存器組320的預(yù)期偏移寄存器中。
在步驟413，提供要求的調(diào)頻百分率。在一個具體實施例中，調(diào)頻百分率由用戶提供，但是，它可由某些外部控制源提供，以便規(guī)定所需的調(diào)制百分率。以一種典型的方式，通過把數(shù)值寫入寄存器組320的調(diào)制深度寄存器，提供調(diào)制百分率值。
在另一實施例中，步驟412和413可結(jié)合在一起，以便對于規(guī)定的調(diào)頻深度百分率，計算在步驟412中提供的預(yù)期偏移值。例如，在具有+／-2％的偏移量的10MHz的輸入時鐘頻率和200基準(zhǔn)時鐘周期的采樣周期情況下，對于要求的40MHz的ICO頻率，預(yù)期偏移值將由下式確定CEXP=ICO頻率*基準(zhǔn)周期的數(shù)目／采樣周期*偏移百分率／基準(zhǔn)頻率；或者CEXP=40MHz*200*0．02／10MHz=16以這種方式把步驟412和413結(jié)合起來，以便在已知采樣周期的情況下，對于規(guī)定的調(diào)制百分率值，自動計算預(yù)期的偏移值。注意上面的等式可用于得出含有用戶可編程數(shù)值的表格。
在步驟414，確定基線計數(shù)(C0)。通常，通過提供由預(yù)定數(shù)目的基準(zhǔn)時鐘周期組成的采樣周期，確定基線計數(shù)值。通常，基準(zhǔn)時鐘周期的實際數(shù)目將取決于向主環(huán)提供反饋的可編程分頻器128。
在步驟415，當(dāng)前二進(jìn)制位(current bit)被定義為執(zhí)行逐次近似程序的寄存器的最重要的二進(jìn)制位。在一個具體實施例中，在逐次近似程序的開始斷言當(dāng)前二進(jìn)制位。于是，在逐次近似程序的開始，將斷言MSB，而將對所有其它二進(jìn)制位求反。
在步驟416，啟用圖1的基準(zhǔn)環(huán)102。所得到的調(diào)制幅度以寄存器330的D／A控制寄存器為基礎(chǔ)。D／A控制寄存器值確定由基準(zhǔn)電壓發(fā)生器146產(chǎn)生的電壓。
在步驟417，確定調(diào)節(jié)后的計數(shù)值(CADJ)。通過計數(shù)啟用圖1的基準(zhǔn)環(huán)102之后，采樣周期內(nèi)的循環(huán)數(shù)目，確定CADJ。注意CADJ是基線計數(shù)外加采樣周期內(nèi)的調(diào)頻效果。實際上，該計數(shù)值代表時間范圍內(nèi)頻率值的積分。
在步驟418，確定偏移計數(shù)(COFFSET)，COFFSET等于CADJ值減去基線計數(shù)值。
在步驟419，根據(jù)COFFSET減去CEXP確定誤差計數(shù)(CERROR)。
由于COFFSET代表最大頻率或者最小頻率距離調(diào)制的系統(tǒng)時鐘的平均頻率的深度，CEXP代表距離中心頻率的預(yù)期偏差，因此CERROR代表實際深度偏離預(yù)期深度的數(shù)量。
在步驟430，確定CERROR是否小于零。當(dāng)CERROR小于零時，在步驟430之前被斷言的當(dāng)前二進(jìn)制位被校正，流程轉(zhuǎn)到步驟421。如果CERROR不小于零，則流程前進(jìn)到步驟420。
在步驟420，對在步驟415斷言的當(dāng)前二進(jìn)制位求反。在步驟420，當(dāng)前二進(jìn)制位的求反表示D／A控制寄存器內(nèi)存儲的當(dāng)前值的數(shù)值大于校準(zhǔn)調(diào)制的系統(tǒng)時鐘頻率所要求的數(shù)值。相反，當(dāng)CERROR小于零時，需要存儲在用于控制基準(zhǔn)電壓發(fā)生器的數(shù)-?？刂萍拇嫫髦械臄?shù)值大于目前存儲在寄存內(nèi)的數(shù)值，從而設(shè)置位被保持。流程從步驟420前進(jìn)到步驟421。
在步驟421，在和數(shù)-?？刂萍拇嫫飨嚓P(guān)的最不重要的二進(jìn)制位已被處理的情況下，逐次近似程序完成，流程將在步驟422結(jié)束。否則，次重要的二進(jìn)制位將被識別為當(dāng)前二進(jìn)制位。在步驟421斷言新識別的當(dāng)前二進(jìn)制位，并在步驟417繼續(xù)逐次近似程序。
這樣，能夠為與基準(zhǔn)電壓發(fā)生器146相聯(lián)系的數(shù)-模轉(zhuǎn)換器逐次近似寄存器值，從而可更精確地保證所要求的偏離基準(zhǔn)頻率的偏差百分率。
圖4的方法可以硬件和／或軟件的形式實現(xiàn)。例如，圖3的CPU 310可訪問存儲在存儲器315中的預(yù)選編寫的指令，以便執(zhí)行圖4的方法的各個部分。
本領(lǐng)域中的技術(shù)人員將理解可用各種處理模塊代替CPU 310，包括單個處理器件或多個處理器件。這種其它處理器件可以是微處理器，微控制器，微計算機，數(shù)字信號處理器，狀態(tài)機，邏輯電路和／或基于運算指令處理數(shù)字信息的任意裝置。存儲器315可以是單個存儲裝置或者多個存儲裝置。這種存儲裝置可以是只讀存儲裝置，隨機存取存儲裝置，磁帶存儲器，軟盤存儲器，硬盤存儲器，外部磁帶和／或存儲數(shù)字信息的任意裝置。注意當(dāng)處理模塊借助狀態(tài)機或邏輯電路實現(xiàn)其一個或多個功能時，存儲相應(yīng)指令的存儲器被嵌入在由狀態(tài)機和／或邏輯電路組成的電路內(nèi)。
圖5圖解說明了能夠?qū)崿F(xiàn)圖4的方法的硬件實現(xiàn)。圖5圖解說明了圖1的FMPLL的一部分，包括電流DAC 148，頻率-電流轉(zhuǎn)換器144，基準(zhǔn)可控電流振蕩器140和主可控電流振蕩器126。電流源510概括地代表差分放大器119，電阻器123和驅(qū)動基準(zhǔn)ICO 140的電流125b。電流源520概括地代表差分放大器119，電阻器121，電流125a和電流DAC 148的輸出，驅(qū)動主ICO 126的圖1的IMOD。另外，圖5還圖解說明了基準(zhǔn)電壓發(fā)生器146的一個具體實施例。
圖5圖解說明的基準(zhǔn)電壓發(fā)生器146具有寄存器存儲單元531-534。寄存器存儲單元531用于存儲誤差值(CERROR)，寄存器存儲單元532用于存儲主ICO計數(shù)值(CADJ)，寄存器存儲單元533用于存儲基線計數(shù)值(C0)，寄存器存儲單元534用于存儲預(yù)期值(CEXP)。前面已參考圖3和圖4討論了寄存器存儲單元531-534內(nèi)存儲的數(shù)值。
多路復(fù)用器541被連接，以便接收來自于誤差值寄存器531和ICO計數(shù)值寄存器532的輸入。多路復(fù)用器542接收來自基線計數(shù)寄存器533的輸入和來自預(yù)期值寄存器534的另一輸入。另外，在圖4的步驟414中，從ICO計數(shù)值寄存器532載入C0。減法器550與多路復(fù)用器541的輸出端相連，另一輸入端與多路復(fù)用器542的輸出端相連。減法器550的輸出端與逐次近似邏輯塊560連接，并與誤差值寄存器531連接。
逐次近似邏輯部分560實現(xiàn)逐次近似上層步驟，例如當(dāng)前二進(jìn)制位的持續(xù)跟蹤，恰當(dāng)?shù)卦O(shè)置或清除當(dāng)前二進(jìn)制位，以及啟用多路復(fù)用器和寄存器實現(xiàn)圖4的流程。
逐次近似邏輯塊的輸出控制存儲在數(shù)-?？刂浦导拇嫫鲀?nèi)的實際值，該實際值由校準(zhǔn)數(shù)-模轉(zhuǎn)換器580使用。根據(jù)存儲在寄存器570中的數(shù)值，校準(zhǔn)D／A 580提供由頻率-電流轉(zhuǎn)換器144接收的電壓。
操作上，在圖4的步驟410-414內(nèi)，ICO計數(shù)器由基準(zhǔn)周期塊590控制，從而只有當(dāng)基準(zhǔn)周期塊590提供斷言信號時，計數(shù)器數(shù)值才增加。
現(xiàn)在，通過把調(diào)制基準(zhǔn)電流和由主ICO 126接收的信號相加，主ICO 126將產(chǎn)生保持居中的系統(tǒng)時鐘頻率，這對于本領(lǐng)域中的普通技術(shù)人員來說是顯而易見的。另外，通過基于該居中頻率，產(chǎn)生調(diào)制基準(zhǔn)電流，可準(zhǔn)確地控制調(diào)制百分率。本領(lǐng)域中的普通技術(shù)人員將認(rèn)識到可實現(xiàn)這里討論的具體實現(xiàn)的多種變化。例如，可利用類似于所描述技術(shù)的那些技術(shù)實現(xiàn)FMPLL的可控電壓實現(xiàn)。另外，可更改具體的部件，例如連同DAC 148一起的DAC控制電路133，這可包括各種實現(xiàn)，控制器133可以是可編程控制器，或者實際上可以是計數(shù)器，并可使用任意數(shù)目的低通濾波器。此外，通過允許校準(zhǔn)調(diào)制的系統(tǒng)時鐘，通過在提供具有要求的固定百分率的調(diào)制時鐘方面，確保更高的準(zhǔn)確性，本發(fā)明還提供優(yōu)于現(xiàn)有技術(shù)的其它優(yōu)點。
權(quán)利要求
1．一種方法，其特征在于包括下述步驟在具有控制輸入的集成電路內(nèi)提供鎖相環(huán)，用于調(diào)制該鎖相環(huán)的輸出端的輸出時鐘的頻率；把代表所需的調(diào)制深度的數(shù)值存入第一寄存器；及向控制輸入提供具有第一數(shù)值的輸入信號；響應(yīng)第一數(shù)值，測量輸出時鐘的調(diào)制深度；把代表測量的調(diào)制深度的數(shù)值存入第二寄存器；及比較第一寄存器中的數(shù)值和第二寄存器中的數(shù)值。
2．一種方法，其特征在于包括下述步驟提供鎖相環(huán)，該鎖相環(huán)提供具有響應(yīng)輸入信號的調(diào)制深度的輸出時鐘；接收要求的調(diào)制深度值；及把要求的調(diào)制深度值轉(zhuǎn)換為輸入信號的幅度，該輸入信號提供具有要求的調(diào)制深度的輸出時鐘。
3．按照權(quán)利要求2所述的方法，其中轉(zhuǎn)換步驟包括以第一幅度施加輸入信號；在輸入信號具有第一幅度的情況下，測量調(diào)制深度值；比較測得的調(diào)制深度值和要求的調(diào)制深度值；及改變輸入信號的幅度，直到測得的調(diào)制深度值在要求的調(diào)制深度值的預(yù)定分辨率內(nèi)為止。
4．按照權(quán)利要求2或3所述的方法，其中轉(zhuǎn)換步驟還包括把代表要求的調(diào)制深度的數(shù)值輸入第一寄存器。
5．一種集成電路，其特征在于提供具有響應(yīng)輸入信號的調(diào)制深度的輸出時鐘的鎖相環(huán)；第一寄存器，該第一寄存器和用于接收集成電路外部的信號的輸入端耦合，并存儲從該輸入端接收的、代表要求的調(diào)制深度的數(shù)值；存儲輸出時鐘的測量調(diào)制深度的第二寄存器；和和第一寄存器、第二寄存器及鎖相環(huán)耦合的校準(zhǔn)電路，該校準(zhǔn)電路確保要求的調(diào)制深度和測得的調(diào)制深度之間的差值小于預(yù)定的數(shù)量。
6．一種集成電路，其特征在于提供具有響應(yīng)輸入信號的調(diào)制深度的輸出時鐘的鎖相環(huán)；第一寄存器，該第一寄存器和用于接收集成電路外部的信號的輸入端耦合，并存儲從該輸入端接收的、代表要求的調(diào)制深度的數(shù)值；和鎖相環(huán)耦合的、存儲輸出時鐘的測量調(diào)制深度的第二寄存器；和具有與第一寄存器耦合的第一輸入端以及第二寄存器耦合的第二輸入端的減法器。
7．按照權(quán)利要求6所述的集成電路，其特征在于還包括具有與減法器的輸出端耦合的輸入端，以及和鎖相環(huán)的輸入端耦合的輸出端的邏輯電路。
8．按照權(quán)利要求7所述的集成電路，其中邏輯電路包括近似邏輯電路。
9．一種集成電路，其特征在于提供具有響應(yīng)輸入信號的調(diào)制深度的輸出時鐘的鎖相環(huán)；和程控鎖相環(huán)，從而以可選擇的水平提供調(diào)制深度的程控裝置。
10．一種集成電路，其特征在于提供具有響應(yīng)輸入信號的調(diào)制深度的輸出時鐘的鎖相環(huán)；接收并存儲代表選擇的調(diào)制深度的數(shù)值的存儲裝置；和以使鎖相環(huán)提供具有選擇的調(diào)制深度的輸出時鐘的幅度提供輸入信號的配置裝置。
全文摘要
根據(jù)本發(fā)明,實現(xiàn)了一種調(diào)頻鎖相環(huán)結(jié)構(gòu)。利用可控電流振蕩器控制FMPLL的頻率。ICO接收含有反饋的電流信號,以保持固定的增益。對于其輸入可控電流方面的給定變化,和FMPLL相聯(lián)系的ICO在輸出頻率方面產(chǎn)生可預(yù)測的變化。依賴于該固定增益,通過加和附加的三角接法電流(IMOD)和輸入控制電流,可產(chǎn)生頻移。通過周期性地改變電流IMOD的幅度,在ICO的輸出端產(chǎn)生調(diào)頻時鐘。通過提供正比于生成的系統(tǒng)頻率的IMOD信號,產(chǎn)生正比于平均頻率或中心頻率的頻移。通過校準(zhǔn)基準(zhǔn)電壓源146的基準(zhǔn)輸出,可進(jìn)一步滿足要求的調(diào)頻百分率。
文檔編號H04L7/033GK1294453SQ0013162
公開日2001年5月9日 申請日期2000年10月20日 優(yōu)先權(quán)日1999年10月22日
發(fā)明者凱爾文·E·麥可勞, 詹姆斯·J·卡斯塔 申請人:摩托羅拉公司