改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，包括數(shù)字控制振蕩器電路和NBTI效應(yīng)恢復(fù)單元；數(shù)字控制振蕩電路包括第一與非門(mén)、8個(gè)反相器、32個(gè)三態(tài)門(mén)反相器和256個(gè)三態(tài)反相器；NBTI效應(yīng)恢復(fù)單元包括第一PMOS管、第二PMOS管和第一、第二恢復(fù)信號(hào)輸入端。本發(fā)明通過(guò)兩個(gè)恢復(fù)控制信號(hào)的控制，可實(shí)現(xiàn)三態(tài)反相器內(nèi)兩個(gè)PMOS管的源極接低電平，柵極接高電平，柵源電壓都正偏有效地加速了數(shù)字控制振蕩器電路中三態(tài)反相器內(nèi)兩個(gè)PMOS管的NBTI效應(yīng)恢復(fù)速度，有效抑制了PMOS管閾值電壓的負(fù)向漂移。本發(fā)明不僅從整體上加強(qiáng)了電路的性能，而且電路結(jié)構(gòu)簡(jiǎn)單，具有很高的實(shí)用價(jià)值和廣闊的市場(chǎng)前景。
【專(zhuān)利說(shuō)明】
改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于半導(dǎo)體存儲(chǔ)器領(lǐng)域，具體而言，涉及一種改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路。
【背景技術(shù)】
[0002]NBTICnegative bias temperature instability)效應(yīng)發(fā)生在PMOS 器件中，當(dāng)器件的柵極處于負(fù)偏壓狀態(tài)下時(shí)，器件的飽和漏極電流Idsat和跨導(dǎo)Gm不斷減小，閾值電壓絕對(duì)值不斷增大。
[0003]根據(jù)國(guó)際半導(dǎo)體技術(shù)藍(lán)圖(in t erna t i ona I technology roadmap forsemi conductors，ITRS)預(yù)測(cè)，隨著半導(dǎo)體工藝尺寸的不斷降低，半導(dǎo)體工藝的進(jìn)一步細(xì)化，NBTI效應(yīng)已經(jīng)逐漸成為影響芯片生命期可靠性的首要因素。通常認(rèn)為NBTI效應(yīng)是一個(gè)漸變的過(guò)程，具有部分可逆性，即可以部分恢復(fù)NBTI所產(chǎn)生的不良影響。
[0004]NBTI效應(yīng)可以分為偏置和恢復(fù)兩個(gè)階段。在集成電路制造過(guò)程中的氧化層形成和鈍化(passi vat 1n)階段，絕大多數(shù)的娃原子會(huì)同氧原子結(jié)合。但是，也有少量的娃原子會(huì)同氫原子相結(jié)合，形成穩(wěn)定性較弱的硅-氫鏈(S1-H bond)。如圖1(a)所示，當(dāng)在偏置階段時(shí)，即PMOS晶體管處于負(fù)偏置時(shí)(輸入信號(hào)為低電平)，在電場(chǎng)力的作用下，較弱的娃-氫鏈會(huì)發(fā)生斷裂，從而在溝道中形成許多正離子(界面陷阱)。正離子的數(shù)量隨偏置時(shí)間的增加而呈指數(shù)級(jí)增長(zhǎng)，不斷增多的正離子會(huì)逐漸升高PMOS晶體管的閾值電壓，減小其驅(qū)動(dòng)電流，從而增加門(mén)的傳播延時(shí)。如圖1b所示，當(dāng)在恢復(fù)階段時(shí)，即PMOS晶體管正向偏置時(shí)(輸入信號(hào)為高電平)，溝道中由于硅-氫鏈斷裂而游離出來(lái)的氫原子在反向電場(chǎng)力的作用下重新與硅原子相結(jié)合，使得先前斷裂的硅-氫鏈得到部分的修復(fù)。由于溝道中的正離子數(shù)目減小了，PM0S晶體管的閾值電壓也隨之下降，NBTI效應(yīng)導(dǎo)致的老化可以得到部分的恢復(fù)。
[0005]數(shù)字控制振蕩器電路是全數(shù)字鎖相環(huán)電路的而核心部件，通過(guò)控制碼的變化，輸出相應(yīng)的高頻時(shí)鐘。數(shù)字控制振蕩器的線(xiàn)性度和精度對(duì)整個(gè)全數(shù)字鎖相環(huán)的精度和穩(wěn)定性起著至關(guān)重要的作用。
[0006]如圖2(a)所示，為傳統(tǒng)的數(shù)字控制振蕩器電路圖，圖2(b)和圖2(c)分別表示數(shù)字控制振蕩電路中的反相器和三態(tài)反相器的內(nèi)部電路結(jié)構(gòu)圖，在正常工作時(shí)，MOS管101、M0S管102、M0S管103在其均選通的情況下，其源極都接高電壓VDD，柵極都接低電平OV，在正常選通工作狀態(tài)下，PMOS晶體管都將經(jīng)受NBTI效應(yīng)的影響，嚴(yán)重影響PMOS晶體管的延遲時(shí)間和使用壽命，導(dǎo)致數(shù)字控制振蕩電路輸出頻率的精度降低，影響電路性能。

【發(fā)明內(nèi)容】

[0007]為了克服上述現(xiàn)有技術(shù)存在的問(wèn)題，本發(fā)明旨在提供一種改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，可以用于緩解PMOS晶體管的NBTI效應(yīng)。
[0008]為實(shí)現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本發(fā)明通過(guò)以下技術(shù)方案實(shí)現(xiàn):
一種改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，包括一個(gè)數(shù)字控制振蕩器電路和一個(gè)NBTI效應(yīng)恢復(fù)單元；
所述數(shù)字控制振蕩電路包括第一與非門(mén)、8個(gè)反相器、32個(gè)三態(tài)門(mén)反相器以及256個(gè)三態(tài)反相器，8個(gè)所述反相器串聯(lián)，第8個(gè)所述反相器的輸出端與所述第一與非門(mén)的一個(gè)輸入端連接，所述第一與非門(mén)的輸出端與第I個(gè)所述反相器的輸入端連接，共同構(gòu)成一個(gè)環(huán)形振蕩電路；
8個(gè)所述反相器各自分別與32個(gè)所述三態(tài)反相器并聯(lián)，構(gòu)成32行，8列的三態(tài)反相器陣列，其中，I個(gè)所述三態(tài)反相器受輸入編碼DC0[0]控制，2個(gè)所述三態(tài)反相器受輸入編碼DCO[I ]控制，4個(gè)所述三態(tài)反相器受輸入編碼DC0[ 2 ]控制，8個(gè)所述三態(tài)反相器受輸入編碼DCO
[3]控制，16個(gè)所述三態(tài)反相器受輸入編碼DC0[4]控制，32個(gè)所述三態(tài)反相器受輸入編碼DC0[5]控制，64個(gè)所述三態(tài)反相器受輸入編碼DC0[6]控制，128個(gè)所述三態(tài)反相器受輸入編碼DC0[7]控制；
32個(gè)所述三態(tài)門(mén)反相器的輸入端分別與每一行的最后一個(gè)所述三態(tài)反相器的輸出端連接，其中，第一個(gè)所述三態(tài)門(mén)反相器的輸出端輸出時(shí)鐘信號(hào)；
所述NBTI效應(yīng)恢復(fù)單元包括第一 PMOS管、第二 PMOS管、第一恢復(fù)信號(hào)輸入端和第二恢復(fù)信號(hào)輸入端;所述第一 PMOS管的源極分別與第249、251、253、255個(gè)所述三態(tài)反相器的輸入端以及第32個(gè)所述三態(tài)門(mén)反相器的輸入端連接，所述第一 PMOS管的漏極與供電電源端連接，所述第一 PMOS管的柵極與所述第一恢復(fù)信號(hào)輸入端連接;所述第二 PMOS管的源極分別與第250、252、254、256個(gè)所述三態(tài)反相器的輸入端連接，所述第二 PMOS管的漏極與供電電源端連接，所述第二 PMOS管的柵極與所述第二恢復(fù)信號(hào)輸入端連接。
[0009]進(jìn)一步的，所述NBTI效應(yīng)恢復(fù)單元還包括有第二與非門(mén)、零號(hào)反相器、一號(hào)反相器、二號(hào)反相器和精度控制輸入端;第4個(gè)所述反相器的輸出端與所述第二與非門(mén)的一個(gè)輸入端以及所述一號(hào)反相器的輸入端連接，所述一號(hào)反相器的輸出端輸出時(shí)鐘信號(hào)，所述第二與非門(mén)的輸出端與至所述第一反相器的輸入端連接，所述第二與非門(mén)的另一個(gè)輸入端及其內(nèi)部電源端與所述精度控制信號(hào)端連接，所述精度控制信號(hào)端經(jīng)過(guò)所述零號(hào)反相器與所述第一與非門(mén)的另一個(gè)輸入端及其內(nèi)部電源端連接;第1、2、3、4個(gè)所述反相器以及與該四個(gè)所述反相器并聯(lián)的128個(gè)所述三態(tài)反相器的電源端均與所述供電電源端連接;第5、6、7、8個(gè)所述反相器以及與該四個(gè)所述反相器并聯(lián)的128個(gè)所述三態(tài)反相器的電源端均經(jīng)過(guò)所述二號(hào)反相器與所述精度控制信號(hào)端連接。
[0010]進(jìn)一步的，每個(gè)所述反相器中均包含有一個(gè)第三PMOS管和第一NMOS管，每個(gè)所述第三PMOS管的源極均與所述供電電源端連接，每個(gè)所述第三PMOS管的漏極均與各自對(duì)應(yīng)的所述第一 NMOS管的漏極連接，每個(gè)所述第三PMOS管的柵極均與各自對(duì)應(yīng)的所述第一 NMOS管的柵極連接，接收INA2輸入信號(hào)。
[0011]進(jìn)一步的，每個(gè)所述三態(tài)反相器中均包含有第四PMOS管、第五PMOS管、第二匪OS管和第三NMOS管;所述第四PMOS管的源極與所述供電電源端連接，所述第四PMOS管的漏極與所述第五PMOS管的源極連接，所述第五PMOS管的漏極與所述第二WOS管的漏極連接，作為所述三態(tài)反相器的信號(hào)輸出端，所述第二匪OS管的源極與所述第三匪OS管的漏極連接，所述第三NMOS管的源極接地;所述第四PMOS管的漏極分別與所述第二 NMOS管的源極和所述第三匪OS管的漏極連接，所述第五PMOS管的漏極分別與所述第二 NMOS管的源極和所述第三WOS管的漏極連接;所述第四PMOS管的柵極與所述第三匪OS管的柵極連接，作為所述三態(tài)反相器的信號(hào)輸入端，接收INB2輸入信號(hào)，所述第五PMOS管的柵極作為所述三態(tài)反相器的第一控制信號(hào)接收端，所述第二匪OS管的柵極作為所述三態(tài)反相器的第二控制信號(hào)接收端。
[0012]進(jìn)一步的，所述輸入編碼DC0[0]控制第7個(gè)所述三態(tài)反相器;所述輸入編碼DC0[1]控制第5、6個(gè)所述三態(tài)反相器;所述輸入編碼DCO [ 2 ]控制第1、2、3、4個(gè)所述三態(tài)反相器;所述輸入編碼DC0[3]控制第9-16個(gè)所述三態(tài)反相器;所述輸入編碼DC0[4]控制第17-32個(gè)所述三態(tài)反相器;所述輸入編碼DC0[5]控制第33-64個(gè)所述三態(tài)反相器;所述輸入編碼DC0[6]控制第65-128個(gè)所述三態(tài)反相器;所述輸入編碼DCO [ 7 ]控制第129-256個(gè)所述三態(tài)反相器。
[0013]本發(fā)明的有益效果如下:
本發(fā)明通過(guò)兩個(gè)恢復(fù)控制信號(hào)的控制，可以實(shí)現(xiàn)三態(tài)反相器內(nèi)的兩個(gè)PMOS管的源極接至低電平，柵極接高電平，柵源電壓都正偏有效地加速了數(shù)字控制振蕩器電路中三態(tài)反相器內(nèi)的兩個(gè)PMOS管的NBTI效應(yīng)恢復(fù)速度，有效抑制了 PMOS管閾值電壓的負(fù)向漂移。
[0014]本發(fā)明還增加了精度控制信號(hào)，當(dāng)對(duì)輸出頻率要求較低時(shí)，可以將精度控制信號(hào)置高，從而使得后四個(gè)反相器及與這四個(gè)反相器并聯(lián)的128個(gè)三態(tài)反相器的供電電源全部為零，從而使得DCO振蕩電路中串聯(lián)的反相器的數(shù)目降低一半，此時(shí)由于精度控制信號(hào)為高電平，第二與非門(mén)正常工作，其輸出波形與第4個(gè)反相器輸出相關(guān)，而第一與非門(mén)由于其內(nèi)部電源此時(shí)為零，完全關(guān)斷不起作用。即此時(shí)的環(huán)形振蕩電路由前四個(gè)反相器及與這四個(gè)反相器并聯(lián)的128個(gè)三態(tài)反相器和第二與非門(mén)構(gòu)成。因此，此時(shí)電路中有一半的PMOS管處于關(guān)斷狀態(tài)，通過(guò)減少PMOS管的工作時(shí)間，從而減緩NBTI效應(yīng)的積累作用，降低NBTI效應(yīng)的影響。
[0015]本發(fā)明不僅從整體上加強(qiáng)了電路的性能，而且電路結(jié)構(gòu)簡(jiǎn)單，具有很高的實(shí)用價(jià)值和廣闊的市場(chǎng)前景。
[0016]上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，并可依照說(shuō)明書(shū)的內(nèi)容予以實(shí)施，以下以本發(fā)明的較佳實(shí)施例并配合附圖詳細(xì)說(shuō)明如后。本發(fā)明的【具體實(shí)施方式】由以下實(shí)施例及其附圖詳細(xì)給出。
【附圖說(shuō)明】
[0017]此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，本發(fā)明的示意性實(shí)施例及其說(shuō)明用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的不當(dāng)限定。在附圖中:
圖1(a)為NBTI效應(yīng)偏置階段產(chǎn)生的物理機(jī)制示意圖；
圖1(b)為NBTI效應(yīng)恢復(fù)階段產(chǎn)生的物理機(jī)制示意圖；
圖2(a)為傳統(tǒng)數(shù)字控制振蕩器的電路圖；
圖2(b)為傳統(tǒng)數(shù)字控制振蕩器的反相器的內(nèi)部電路圖；
圖2(c)為傳統(tǒng)數(shù)字控制振蕩器的三態(tài)反相器的內(nèi)部電路圖；
圖3為本發(fā)明一種實(shí)施例的電路圖；
圖4為本發(fā)明另一種實(shí)施例的電路圖；
圖5(a)為本發(fā)明中反相器的內(nèi)部電路圖；
圖5(b)為本發(fā)明中三態(tài)反相器的內(nèi)部電路圖；
圖6為數(shù)字控制振蕩器輸入數(shù)字碼與輸出頻率的關(guān)系曲線(xiàn)圖； 圖7為變化一位控制碼時(shí)數(shù)字控制振蕩器的頻率變化與頻率變化百分比示意圖。
【具體實(shí)施方式】
[0018]下面將參考附圖并結(jié)合實(shí)施例，來(lái)詳細(xì)說(shuō)明本發(fā)明。
[0019]實(shí)施例一
參見(jiàn)圖3所示，一種改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，包括一個(gè)數(shù)字控制振蕩器電路和一個(gè)NBTI效應(yīng)恢復(fù)單元；
所述數(shù)字控制振蕩電路包括第一與非門(mén)NDl、8個(gè)反相器ivl，iv2，iv3，…，iv8、32個(gè)三態(tài)門(mén)反相器iv-1，iv-2，iv_3，...，iv-32以及256個(gè)三態(tài)反相器trivl，triv2，…，triv256;
8個(gè)所述反相器ivl，iv2，iv3，…，iv8串聯(lián)，第8個(gè)所述反相器iv8的輸出端與所述第一與非門(mén)NDl的一個(gè)輸入端連接，所述第一與非門(mén)NDl的輸出端與第I個(gè)所述反相器ivl的輸入端連接，共同構(gòu)成一個(gè)環(huán)形振蕩電路；
8個(gè)所述反相器ivl，iv2，iv2，…，iv8各自分別與32個(gè)所述三態(tài)反相器并聯(lián)，構(gòu)成32行，8列的三態(tài)反相器陣列，其中，I個(gè)所述三態(tài)反相器受輸入編碼DC0[0]控制，2個(gè)所述三態(tài)反相器受輸入編碼DCO [ I ]控制，4個(gè)所述三態(tài)反相器受輸入編碼DCO [ 2 ]控制，8個(gè)所述三態(tài)反相器受輸入編碼DC0[3]控制，16個(gè)所述三態(tài)反相器受輸入編碼DC0[4]控制，32個(gè)所述三態(tài)反相器受輸入編碼DC0[5]控制，64個(gè)所述三態(tài)反相器受輸入編碼DC0[6]控制，128個(gè)所述三態(tài)反相器受輸入編碼DC0[7]控制；
32個(gè)所述三態(tài)門(mén)反相器iv_l，iv-2, iv-3,..., iv_32的輸入端分別與每一行的最后一個(gè)所述三態(tài)反相器的輸出端連接，其中，第一個(gè)所述三態(tài)門(mén)反相器iv-Ι的輸出端輸出時(shí)鐘信號(hào)CLK_0UT;
所述NBTI效應(yīng)恢復(fù)單元包括第一PMOS管Pl、第二PMOS管P2、第一恢復(fù)信號(hào)輸入端EN_1和第二恢復(fù)信號(hào)輸入端EN_2;
所述第一 PMOS管Pl的源極分別與第249、251、253、255個(gè)所述三態(tài)反相器讓“249，triv251，triv253，triv255的輸入端以及第32個(gè)所述三態(tài)門(mén)反相器iv-32的輸入端連接，所述第一 PMOS管Pl的漏極與供電電源端VDD連接，所述第一 PMOS管Pl的柵極與所述第一恢復(fù)信號(hào)輸入端EN_1連接;所述第二 PMOS管P2的源極分別與第250、252、254、256個(gè)所述三態(tài)反相器廿“250，壯“252，廿“254，廿“256的輸入端連接，所述第二?103管？2的漏極與供電電源端VDD連接，所述第二 PMOS管P2的柵極與所述第二恢復(fù)信號(hào)輸入端EN_2連接。
[0020]進(jìn)一步的，每個(gè)所述反相器中均包含有一個(gè)第三PMOS管PM3和第一匪OS管匪I，每個(gè)所述第三PMOS管PM3的源極均與所述供電電源端VDD連接，每個(gè)所述第三PMOS管PM3的漏極均與各自對(duì)應(yīng)的所述第一 NMOS管匪I的漏極連接，每個(gè)所述第三PMOS管PM3的柵極均與各自對(duì)應(yīng)的所述第一 NMOS管匪I的柵極連接，接收INA2輸入信號(hào)。
[0021]進(jìn)一步的，每個(gè)所述三態(tài)反相器中均包含有第四PMOS管PM4、第五PMOS管PM5、第二匪OS管匪2和第三匪OS管匪3;所述第四PMOS管PM4的源極與所述供電電源端VDD連接，所述第四PMOS管PM4的漏極與所述第五PMOS管PM5的源極連接，所述第五PMOS管PM5的漏極與所述第二匪OS管匪2的漏極連接，作為所述三態(tài)反相器的信號(hào)輸出端，所述第二匪OS管匪2的源極與所述第三NMOS管NM3的漏極連接，所述第三匪OS管匪3的源極接地;所述第四PMOS管PM4的漏極分別與所述第二 NMOS管NM2的源極和所述第三NMOS管NM3的漏極連接，所述第五PMOS管PM5的漏極分別與所述第二匪OS管匪2的源極和所述第三NMOS管匪3的漏極連接;所述第四PMOS管PM4的柵極與所述第三NMOS管匪3的柵極連接，作為所述三態(tài)反相器的信號(hào)輸入端，接收INB2輸入信號(hào)，所述第五PMOS管PM5的柵極作為所述三態(tài)反相器的第一控制信號(hào)接收端P，所述第二《OS管NM2的柵極作為所述三態(tài)反相器的第二控制信號(hào)接收端N。
[0022]進(jìn)一步的，所述輸入編碼DC0[0]控制第7個(gè)所述三態(tài)反相器triv7;所述輸入編碼00)[1]控制第5、6個(gè)所述三態(tài)反相器壯“5，壯“6;所述輸入編碼00)[2]控制第1、2、3、4個(gè)所述三態(tài)反相器trivl，triv2，triv3，triv4；所述輸入編碼DC0[3]控制第9_16個(gè)所述三態(tài)反相器triv9，trivlO，…，讓;^16;所述輸入編碼0(:0[4]控制第17-32個(gè)所述三態(tài)反相器trivl7，trivl8，…，triv32 ；所述輸入編碼DC0[5]控制第33-64個(gè)所述三態(tài)反相器triv33，triv34，…，triv64;所述輸入編碼DC0[6 ]控制第65_128個(gè)所述三態(tài)反相器1:1'；[￥65，triv66，."，trivl28;所述輸入編碼DC0[7]控制第129-256個(gè)所述三態(tài)反相器trivl29，trivl30，."?triv2560
[0023]當(dāng)數(shù)字控制振蕩電路工作于恢復(fù)模式時(shí)，第一恢復(fù)控制信號(hào)端EN_1和第二恢復(fù)控制信號(hào)端EN_2交替發(fā)送信號(hào)控制第一PMOS管Pl和第二PMOS管P2導(dǎo)通，即第一PMOS管Pl和第二PMOS管P2在同一時(shí)刻只有一個(gè)管子導(dǎo)通。參見(jiàn)圖3所示，當(dāng)?shù)谝籔MOS管Pl導(dǎo)通時(shí)，供電電源端VDD經(jīng)第一PMOS管Pl給節(jié)點(diǎn)n0、n2、n4、n6、n8充電，使其節(jié)點(diǎn)都達(dá)到高電平VDD;而當(dāng)?shù)诙?03管？2導(dǎo)通時(shí)，供電電源端￥00經(jīng)第二?103管？2給節(jié)點(diǎn)111、113、115、117充電，使其節(jié)點(diǎn)都達(dá)到高電平VDD;通過(guò)第一 PMOS管Pl和第二 PMOS管P2的交替導(dǎo)通，使得上述節(jié)點(diǎn)交替充電至高電平，參見(jiàn)圖5(b)所示，即三態(tài)反相器內(nèi)部電路中的信號(hào)輸入端INB2均為高電平，第四PMOS管PM4的柵極因此達(dá)到高電平，此時(shí)第四PMOS管PM4的源級(jí)為低電平。由于信號(hào)輸入端INB2為高電平，第三匪OS管匪3導(dǎo)通，通過(guò)對(duì)DCO [7:0]這8個(gè)輸入編碼可以實(shí)現(xiàn)第五PMOS管PM5的柵極(即三態(tài)反相器的第一控制信號(hào)接收端P)為高電平，同時(shí)第五PMOS管PM5的源級(jí)通過(guò)第三MOS管匪3連接至低電平VSS。此時(shí)第四PMOS管PM4和第五PMOS管PM5的柵源電壓都正偏有效地加速了數(shù)字控制振蕩器電路中第四PMOS管PM4和第五PMOS管PM5的NBTI效應(yīng)恢復(fù)速度，有效抑制了 PMOS管閾值電壓的負(fù)向漂移。
[0024]本發(fā)明不僅從整體上加強(qiáng)了電路的性能，而且電路結(jié)構(gòu)簡(jiǎn)單，具有很高的實(shí)用價(jià)值和廣闊的市場(chǎng)前景。
[0025]
實(shí)施例二
參見(jiàn)圖4所示，一種改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，包括一個(gè)數(shù)字控制振蕩器電路和一個(gè)NBTI效應(yīng)恢復(fù)單元；
所述數(shù)字控制振蕩電路包括第一與非門(mén)NDl、8個(gè)反相器ivl，iv2，iv3，…，iv8、32個(gè)三態(tài)門(mén)反相器iv-1，iv-2，iv_3，...，iv-32以及256個(gè)三態(tài)反相器trivl，triv2，…，triv256;
8個(gè)所述反相器ivl，iv2，iv3，…，iv8串聯(lián)，第8個(gè)所述反相器iv8的輸出端與所述第一與非門(mén)NDl的一個(gè)輸入端連接，所述第一與非門(mén)NDl的輸出端與第I個(gè)所述反相器ivl的輸入端連接，共同構(gòu)成一個(gè)環(huán)形振蕩電路；
8個(gè)所述反相器ivl，iv2，iv2，…，iv8各自分別與32個(gè)所述三態(tài)反相器并聯(lián)，構(gòu)成32行，8列的三態(tài)反相器陣列，其中，I個(gè)所述三態(tài)反相器受輸入編碼DC0[0]控制，2個(gè)所述三態(tài)反相器受輸入編碼DCO [ I ]控制，4個(gè)所述三態(tài)反相器受輸入編碼DCO [ 2 ]控制，8個(gè)所述三態(tài)反相器受輸入編碼DC0[3]控制，16個(gè)所述三態(tài)反相器受輸入編碼DC0[4]控制，32個(gè)所述三態(tài)反相器受輸入編碼DC0[5]控制，64個(gè)所述三態(tài)反相器受輸入編碼DC0[6]控制，128個(gè)所述三態(tài)反相器受輸入編碼DC0[7]控制；
32個(gè)所述三態(tài)門(mén)反相器iv-1，iv-2, iv-3,..., iv_32的輸入端分別與每一行的最后一個(gè)所述三態(tài)反相器的輸出端連接，其中，第一個(gè)所述三態(tài)門(mén)反相器iv-Ι的輸出端輸出時(shí)鐘信號(hào)CLK_OUT;
所述NBTI效應(yīng)恢復(fù)單元包括第一 PMOS管Pl、第二 PMOS管P2、第一恢復(fù)信號(hào)輸入端EN_1、第二恢復(fù)信號(hào)輸入端EN_2、第二與非門(mén)ND2、零號(hào)反相器IV0、一號(hào)反相器IVl、二號(hào)反相器IV2和精度控制輸入端PRE;
所述第一 PMOS管Pl的源極分別與第249、251、253、255個(gè)所述三態(tài)反相器讓“249，triv251，triv253，triv255的輸入端以及第32個(gè)所述三態(tài)門(mén)反相器iv-32的輸入端連接，所述第一 PMOS管Pl的漏極與供電電源端VDD連接，所述第一 PMOS管Pl的柵極與所述第一恢復(fù)信號(hào)輸入端EN_1連接;所述第二 PMOS管P2的源極分別與第250、252、254、256個(gè)所述三態(tài)反相器廿“250，壯“252，廿“254，廿“256的輸入端連接，所述第二?103管？2的漏極與供電電源端VDD連接，所述第二 PMOS管P2的柵極與所述第二恢復(fù)信號(hào)輸入端EN_2連接；
第4個(gè)所述反相器iv4的輸出端與所述第二與非門(mén)ND2的一個(gè)輸入端以及所述一號(hào)反相器IVl的輸入端連接，所述一號(hào)反相器IVl的輸出端輸出時(shí)鐘信號(hào)CLK_0UT，所述第二與非門(mén)ND2的輸出端與至所述第一反相器ivl的輸入端連接，所述第二與非門(mén)ND2的另一個(gè)輸入端及其內(nèi)部電源端與所述精度控制信號(hào)端PRE連接，所述精度控制信號(hào)端PRE經(jīng)過(guò)所述零號(hào)反相器IVO與所述第一與非門(mén)NDl的另一個(gè)輸入端及其內(nèi)部電源端連接;第1、2、3、4個(gè)所述反相器ivl，iv2，iv3，iv4以及與該四個(gè)所述反相器并聯(lián)的128個(gè)所述三態(tài)反相器的電源端均與所述供電電源端VDD連接;第5、6、7、8個(gè)所述反相器iv5，iv6，iv7，iv8以及與該四個(gè)所述反相器并聯(lián)的128個(gè)所述三態(tài)反相器的電源端均經(jīng)過(guò)所述二號(hào)反相器IV2與所述精度控制信號(hào)端PRE連接。
[0026]進(jìn)一步的，每個(gè)所述反相器中均包含有一個(gè)第三PMOS管PM3和第一匪OS管匪I，每個(gè)所述第三PMOS管PM3的源極均與所述供電電源端VDD連接，每個(gè)所述第三PMOS管PM3的漏極均與各自對(duì)應(yīng)的所述第一 NMOS管匪I的漏極連接，每個(gè)所述第三PMOS管PM3的柵極均與各自對(duì)應(yīng)的所述第一 NMOS管匪I的柵極連接，接收INA2輸入信號(hào)。
[0027]進(jìn)一步的，每個(gè)所述三態(tài)反相器中均包含有第四PMOS管PM4、第五PMOS管PM5、第二匪OS管匪2和第三匪OS管匪3;所述第四PMOS管PM4的源極與所述供電電源端VDD連接，所述第四PMOS管PM4的漏極與所述第五PMOS管PM5的源極連接，所述第五PMOS管PM5的漏極與所述第二匪OS管匪2的漏極連接，作為所述三態(tài)反相器的信號(hào)輸出端，所述第二匪OS管匪2的源極與所述第三NMOS管NM3的漏極連接，所述第三匪OS管匪3的源極接地;所述第四PMOS管PM4的漏極分別與所述第二 NMOS管NM2的源極和所述第三NMOS管NM3的漏極連接，所述第五PMOS管PM5的漏極分別與所述第二匪OS管匪2的源極和所述第三NMOS管匪3的漏極連接;所述第四PMOS管PM4的柵極與所述第三NMOS管匪3的柵極連接，作為所述三態(tài)反相器的信號(hào)輸入端，接收INB2輸入信號(hào)，所述第五PMOS管PM5的柵極作為所述三態(tài)反相器的第一控制信號(hào)接收端P，所述第二《OS管NM2的柵極作為所述三態(tài)反相器的第二控制信號(hào)接收端N。
[0028]進(jìn)一步的，所述輸入編碼DC0[0]控制第7個(gè)所述三態(tài)反相器triv7;所述輸入編碼00)[1]控制第5、6個(gè)所述三態(tài)反相器壯“5，壯“6;所述輸入編碼00)[2]控制第1、2、3、4個(gè)所述三態(tài)反相器trivl，triv2，triv3，triv4；所述輸入編碼DC0[3]控制第9_16個(gè)所述三態(tài)反相器triv9，trivlO，…，讓;^16;所述輸入編碼0(:0[4]控制第17-32個(gè)所述三態(tài)反相器trivl7，trivl8，…，triv32 ；所述輸入編碼DC0[5]控制第33-64個(gè)所述三態(tài)反相器triv33，triv34，…，triv64;所述輸入編碼DC0[6 ]控制第65_128個(gè)所述三態(tài)反相器1:1'；[￥65，triv66，."，trivl28;所述輸入編碼DC0[7]控制第129-256個(gè)所述三態(tài)反相器trivl29，trivl30，."?triv2560
[0029]當(dāng)數(shù)字控制振蕩電路工作于恢復(fù)模式時(shí)，第一恢復(fù)控制信號(hào)端EN_1和第二恢復(fù)控制信號(hào)端EN_2交替發(fā)送信號(hào)控制第一PMOS管Pl和第二PMOS管P2導(dǎo)通，即第一PMOS管Pl和第二PMOS管P2在同一時(shí)刻只有一個(gè)管子導(dǎo)通。參見(jiàn)圖4所示，當(dāng)?shù)谝籔MOS管Pl導(dǎo)通時(shí)，供電電源端VDD經(jīng)第一PMOS管Pl給節(jié)點(diǎn)n0、n2、n4、n6、n8充電，使其節(jié)點(diǎn)都達(dá)到高電平VDD;而當(dāng)?shù)诙?03管？2導(dǎo)通時(shí)，供電電源端￥00經(jīng)第二?103管？2給節(jié)點(diǎn)111、113、115、117充電，使其節(jié)點(diǎn)都達(dá)到高電平VDD;通過(guò)第一 PMOS管Pl和第二 PMOS管P2的交替導(dǎo)通，使得上述節(jié)點(diǎn)交替充電至高電平，參見(jiàn)圖5(b)所示，即三態(tài)反相器內(nèi)部電路中的信號(hào)輸入端INB2均為高電平，第四PMOS管PM4的柵極因此達(dá)到高電平，此時(shí)第四PMOS管PM4的源級(jí)為低電平。由于信號(hào)輸入端INB2為高電平，第三匪OS管匪3導(dǎo)通，通過(guò)對(duì)DCO [7:0]這8個(gè)輸入編碼可以實(shí)現(xiàn)第五PMOS管PM5的柵極(即三態(tài)反相器的第一控制信號(hào)接收端P)為高電平，同時(shí)第五PMOS管PM5的源級(jí)通過(guò)第三MOS管匪3連接至低電平VSS。此時(shí)第四PMOS管PM4和第五PMOS管PM5的柵源電壓都正偏有效地加速了數(shù)字控制振蕩器電路中第四PMOS管PM4和第五PMOS管PM5的NBTI效應(yīng)恢復(fù)速度，有效抑制了 PMOS管閾值電壓的負(fù)向漂移。
[0030]參見(jiàn)圖4所示，本發(fā)明的電路還增加了精度控制信號(hào)PRE，當(dāng)對(duì)輸出頻率要求較低時(shí)，可以將精度控制信號(hào)PRE置高，從而使得第5個(gè)反相器iv5、第6個(gè)反相器iv6、第7個(gè)反相器iv7、第8個(gè)反相器iv8及與這四個(gè)反相器并聯(lián)的128個(gè)三態(tài)反相器的供電電源全部為零，進(jìn)而使得DCO振蕩電路中串聯(lián)的反相器的數(shù)目降低一半，此時(shí)由于精度控制信號(hào)PRE為高電平，第二與非門(mén)ND2正常工作，其輸出波形與第4個(gè)反相器iv4輸出相關(guān)，而第一與非門(mén)NDl由于其內(nèi)部電源此時(shí)為零，完全關(guān)斷不起作用。即此時(shí)的環(huán)形振蕩電路由第I個(gè)反相器ivl、第2個(gè)反相器iv2、第3個(gè)反相器iv3、第4個(gè)反相器iv4及與這四個(gè)反相器并聯(lián)的128個(gè)三態(tài)反相器和第二與非門(mén)ND2構(gòu)成。因此，此時(shí)電路中有一半的PMOS管處于關(guān)斷狀態(tài)，通過(guò)減少PMOS管的工作時(shí)間，從而減緩NBTI效應(yīng)的積累作用，降低NBTI效應(yīng)的影響。
[0031]參見(jiàn)圖6所示，圖6表示數(shù)字控制振蕩器輸入數(shù)字碼與輸出頻率的關(guān)系曲線(xiàn)圖。參見(jiàn)圖7所示，圖7表示變化一位控制碼時(shí)數(shù)字控制振蕩器的頻率變化與頻率變化百分比示意圖。本發(fā)明不僅從整體上加強(qiáng)了電路的性能，而且電路結(jié)構(gòu)簡(jiǎn)單，具有很高的實(shí)用價(jià)值和廣闊的市場(chǎng)前景。
[0032]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于:包括一個(gè)數(shù)字控制振蕩器電路和一個(gè)NBTI效應(yīng)恢復(fù)單元； 所述數(shù)字控制振蕩電路包括第一與非門(mén)(_1)、8個(gè)反相器(“1，“2，“3，"_，“8)、32個(gè)三態(tài)門(mén)反相器(iv-1，iv-2，iv-3，…，iv_32)以及256個(gè)三態(tài)反相器(trivl，triv2，…，1^;^256)，8個(gè)所述反相器(;^1，;^2，;^3，"_，;^8)串聯(lián)，第8個(gè)所述反相器(;^8)的輸出端與所述第一與非門(mén)(NDl)的一個(gè)輸入端連接，所述第一與非門(mén)(NDl)的輸出端與第I個(gè)所述反相器(ivl)的輸入端連接，共同構(gòu)成一個(gè)環(huán)形振蕩電路； 8個(gè)所述反相器(ivl，iv2，iv2，…，iv8)各自分別與32個(gè)所述三態(tài)反相器并聯(lián)，構(gòu)成32行，8列的三態(tài)反相器陣列，其中，I個(gè)所述三態(tài)反相器受輸入編碼DCO[ O ]控制，2個(gè)所述三態(tài)反相器受輸入編碼DC0[1]控制，4個(gè)所述三態(tài)反相器受輸入編碼DC0[2]控制，8個(gè)所述三態(tài)反相器受輸入編碼DC0[3]控制，16個(gè)所述三態(tài)反相器受輸入編碼DC0[4]控制，32個(gè)所述三態(tài)反相器受輸入編碼DC0[5]控制，64個(gè)所述三態(tài)反相器受輸入編碼DC0[6]控制，128個(gè)所述三態(tài)反相器受輸入編碼DC0[7]控制； 32個(gè)所述三態(tài)門(mén)反相器(i v-1，iv-2,iv-3,..., iv_32)的輸入端分別與每一行的最后一個(gè)所述三態(tài)反相器的輸出端連接，其中，第一個(gè)所述三態(tài)門(mén)反相器(iv-Ι)的輸出端輸出時(shí)鐘信號(hào)(CLK_0UT); 所述NBTI效應(yīng)恢復(fù)單元包括第一 PMOS管(P1)、第二 PMOS管(P2)、第一恢復(fù)信號(hào)輸入端(EN_1)和第二恢復(fù)信號(hào)輸入端(EN_2);所述第一 PMOS管(Pl)的源極分別與第249、251、253、255個(gè)所述三態(tài)反相器(triv249，triv251，triv253，triv255)的輸入端以及第32個(gè)所述三態(tài)門(mén)反相器(iv-32)的輸入端連接，所述第一 PMOS管(Pl)的漏極與供電電源端(VDD)連接，所述第一 PMOS管(Pl)的柵極與所述第一恢復(fù)信號(hào)輸入端(EN_1)連接;所述第二 PMOS管(P2)的源極分別與第250、252、254、256個(gè)所述三態(tài)反相器(化丨￥250，化丨￥252，化丨￥254，triv256)的輸入端連接，所述第二 PMOS管(P2)的漏極與供電電源端(VDD)連接，所述第二PMOS管(P2 )的柵極與所述第二恢復(fù)信號(hào)輸入端(EN_2 )連接。2.根據(jù)權(quán)利要求1所述的改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于:所述NBTI效應(yīng)恢復(fù)單元還包括有第二與非門(mén)(ND2)、零號(hào)反相器(IV0)、一號(hào)反相器(IV1)、二號(hào)反相器(IV2)和精度控制輸入端(PRE);第4個(gè)所述反相器(iv4)的輸出端與所述第二與非門(mén)(ND2)的一個(gè)輸入端以及所述一號(hào)反相器(IVl)的輸入端連接，所述一號(hào)反相器(IVl)的輸出端輸出時(shí)鐘信號(hào)(CLK_0UT)，所述第二與非門(mén)(ND2)的輸出端與至所述第一反相器(ivl)的輸入端連接，所述第二與非門(mén)(ND2)的另一個(gè)輸入端及其內(nèi)部電源端與所述精度控制信號(hào)端(PRE)連接，所述精度控制信號(hào)端(PRE)經(jīng)過(guò)所述零號(hào)反相器(IVO)與所述第一與非門(mén)(NDl)的另一個(gè)輸入端及其內(nèi)部電源端連接；第1、2、3、4個(gè)所述反相器(ivl，iv2，iv3，iv4)以及與該四個(gè)所述反相器并聯(lián)的128個(gè)所述三態(tài)反相器的電源端均與所述供電電源端(VDD)連接;第5、6、7、8個(gè)所述反相器(iv5，iv6，iv7，iv8)以及與該四個(gè)所述反相器并聯(lián)的128個(gè)所述三態(tài)反相器的電源端均經(jīng)過(guò)所述二號(hào)反相器(IV2)與所述精度控制信號(hào)端(PRE)連接。3.根據(jù)權(quán)利要求1或2中任意一項(xiàng)所述的改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于:每個(gè)所述反相器中均包含有一個(gè)第三PMOS管(PM3)和第一 NMOS管(匪I)，每個(gè)所述第三PMOS管(PM3)的源極均與所述供電電源端(VDD)連接，每個(gè)所述第三PMOS管(PM3 )的漏極均與各自對(duì)應(yīng)的所述第一 NMOS管(匪I)的漏極連接，每個(gè)所述第三PMOS管(PM3)的柵極均與各自對(duì)應(yīng)的所述第一NMOS管(匪1)的柵極連接，接收INA2輸入信號(hào)。4.根據(jù)權(quán)利要求1或2中任意一項(xiàng)所述的改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于:每個(gè)所述三態(tài)反相器中均包含有第四PMOS管(PM4)、第五PMOS管(PM5)、第二 NMOS管(匪2)和第三NMOS管(匪3);所述第四PMOS管(PM4)的源極與所述供電電源端(VDD )連接，所述第四PMOS管(PM4 )的漏極與所述第五PMOS管(PM5 )的源極連接，所述第五PMOS管(PM5)的漏極與所述第二 NMOS管(匪2)的漏極連接，作為所述三態(tài)反相器的信號(hào)輸出端，所述第二 NMOS管(匪2)的源極與所述第三匪OS管(匪3)的漏極連接，所述第三匪OS管(匪3 )的源極接地;所述第四PMOS管(PM4 )的漏極分別與所述第二 NMOS管(匪2 )的源極和所述第三匪OS管(匪3)的漏極連接，所述第五PMOS管(PM5)的漏極分別與所述第二匪OS管(匪2 )的源極和所述第三匪OS管(匪3 )的漏極連接;所述第四PMOS管(PM4 )的柵極與所述第三匪OS管(匪3)的柵極連接，作為所述三態(tài)反相器的信號(hào)輸入端，接收INB2輸入信號(hào)，所述第五PMOS管(PM5)的柵極作為所述三態(tài)反相器的第一控制信號(hào)接收端(P)，所述第二 NMOS管(NM2)的柵極作為所述三態(tài)反相器的第二控制信號(hào)接收端(N)。5.根據(jù)權(quán)利要求1或2中任意一項(xiàng)所述的改善數(shù)字控制振蕩電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于: 所述輸入編碼DCO [ O ]控制第7個(gè)所述三態(tài)反相器(tr i v7 ); 所述輸入編碼0(1)[1]控制第5、6個(gè)所述三態(tài)反相器(1:1'；^5，1:1'；^6); 所述輸入編碼DC0[2]控制第1、2、3、4個(gè)所述三態(tài)反相器(trivl，triv2，triv3，triv4); 所述輸入編碼DC0[3]控制第9-16個(gè)所述三態(tài)反相器(triv9，trivlO，…，trivl6); 所述輸入編碼DC0[4]控制第17-32個(gè)所述三態(tài)反相器(trivl7，trivl8，...，triv32); 所述輸入編碼DC0[5 ]控制第33-64個(gè)所述三態(tài)反相器(triv33，triv34，…，triv64)； 所述輸入編碼DC0[6]控制第65-128個(gè)所述三態(tài)反相器(triv65，triv66，."，trivl28); 所述輸入編碼DC0[7]控制第129-256個(gè)所述三態(tài)反相器(^丨￥129，^丨￥130，...，triv256)ο
【文檔編號(hào)】H03K19/003GK105897244SQ201610205259
【公開(kāi)日】2016年8月24日
【申請(qǐng)日】2016年4月5日
【發(fā)明人】張建杰
【申請(qǐng)人】蘇州無(wú)離信息技術(shù)有限公司