高靈敏度數(shù)字鎖相環(huán)的制作方法
【技術領域】
[0001 ]本發(fā)明涉及一種高靈敏度數(shù)字鎖相環(huán)。
【背景技術】
[0002]目前在大多數(shù)的射頻電路中，采用都是硬件鎖相電路，所用器件多，供電負責，可靠性低，且靈敏度不高等不足之處。另外，硬件鎖相電路的靈活性差，對調制信號的鎖相不是很精準。
[0003]隨著數(shù)字電路技術的發(fā)展，數(shù)字鎖相環(huán)在調制解調、頻率合成、FM立體聲解碼、彩色副載波同步、圖象處理等各個方面得到了廣泛的應用。數(shù)字鎖相環(huán)不僅吸收了數(shù)字電路可靠性高、體積小、價格低等優(yōu)點，還解決了模擬鎖相環(huán)的直流零點漂移、器件飽和及易受電源和環(huán)境溫度變化等缺點，此外還具有對離散樣值的實時處理能力，已成為鎖相技術發(fā)展的方向。
[0004]鎖相環(huán)是一個相位反饋控制系統(tǒng)，在數(shù)字鎖相環(huán)中，由于誤差控制信號是離散的數(shù)字信號，而不是模擬電壓，因而受控的輸出電壓的改變是離散的而不是連續(xù)的；此外，環(huán)路組成部件也全用數(shù)字電路實現(xiàn)，故而這種鎖相環(huán)就稱之為全數(shù)字鎖相環(huán)(簡稱DPLL)。
[0005]采用純數(shù)字軟件處理方式，對很微弱的有用信號，進行鎖定，并能很精準的提出相關信息，在很復雜的環(huán)境下，實現(xiàn)高可靠性的信號鎖定。

【發(fā)明內容】

[0006]本發(fā)明的目的在于克服現(xiàn)有技術的不足，提供一種高靈敏度數(shù)字鎖相環(huán)，采用微處理器實現(xiàn)的數(shù)字鎖相，具有電路結構簡單、通用性強、高靈敏度、高準確的優(yōu)點。
[0007]本發(fā)明的目的是通過以下技術方案來實現(xiàn)的:高靈敏度數(shù)字鎖相環(huán)，包括帶通濾波器、第一數(shù)字混頻器、第二數(shù)字混頻器、數(shù)字本振、90度移相器、第一低通濾波器、第二低通濾波器、數(shù)字鑒相器、調制本振、第一同步檢波器、第二同步檢波器、第二移相器，帶通濾波器接收來自外部的AD采樣輸入，帶通濾波器的輸出端分別與第一數(shù)字混頻器和第二數(shù)字混頻器連接，數(shù)字本振的第一輸出端與第一數(shù)字混頻器連接，數(shù)字本振的第二輸出端通過90度移相器與第二數(shù)字混頻器連接，第一數(shù)字混頻器與第一低通濾波器連接，第二數(shù)字混頻器與第二低通濾波器連接，第一低通濾波器和第二低通濾波器的輸出端均與鑒相器連接，鑒相器的第三輸入端與調制本振連接，鑒相器的輸出端與數(shù)字本振連接，第一低通濾波器的輸出端與第一同步檢波器連接，第二低通濾波器的輸出端與第二同步檢波器連接，第二移相器的兩個輸出端分別與第一同步檢波器和第二同步檢波器連接，調制本振的輸出端還與第二移相器連接，第一同步檢波器和第二同步檢波器輸出信號;所述的帶通濾波器、第一數(shù)字混頻器、第二數(shù)字混頻器、數(shù)字本振、90度移相器、第一低通濾波器、第二低通濾波器、數(shù)字鑒相器、調制本振、第一同步檢波器、第二同步檢波器、第二移相器均通過基于FPGA的微處理器實現(xiàn)。
[0008]通過ISE軟件實現(xiàn)所述FPGA開發(fā)的全部流程。
[0009]所述的帶通濾波器通過調用ISE軟件的FIR CORE功能中的FIR濾波器功能，并進一步設置參數(shù)后實現(xiàn)，用于除去無用的信號分量。
[0010]所述的第一數(shù)字混頻器與第二數(shù)字混頻器分別將從帶通濾波器采集進入的數(shù)據(jù)與數(shù)字本振輸出的數(shù)據(jù)直接進行相乘運算，并分別輸出至第一低通濾波器與第二低通濾波器;所述的第一數(shù)字混頻器與第二數(shù)字混頻器通過ISE軟件的乘法器實現(xiàn)。
[0011]所述的第一低通濾波器和第二低通濾波器通過調用ISE軟件的FIR CORE功能中的FIR濾波器功能，并進一步設置參數(shù)后實現(xiàn)，用于分別把混頻后的兩路基帶信號提取出來同時最大限度地濾除噪聲。
[0012]所述的數(shù)字本振通過調用ISE軟件的DDS CORE功能中的DDS功能，并進一步設置參數(shù)后實現(xiàn)，用于及時地跟蹤載波頻率和相位的變化，保證載波頻率在一定范圍內能夠很好地解調出基帶信號。
[0013]所述的鑒相器采用FFT算法，快速找到頻率，然后采用反正切函數(shù)，分析出相位數(shù)據(jù)，不但調整NCO的相位使之與計算出的相位無限制的逼近，最后得到相位一致，而且鎖定；所述的FFT算法采用ISE軟件的Fast Fourier Transform功能模塊，并進一步設置參數(shù)后實現(xiàn);所述的反正切函數(shù)采用ISE軟件的CORDIC功能模塊，并進一步設置參數(shù)后實現(xiàn)。
[0014]所述的調制本振用于為和低通濾波器輸出的基帶信號鑒相提供一個本地振蕩源；所述的調制本振通過ISE軟件DDS CORE內核功能實現(xiàn)。
[0015]所述的90度移相器是通過sin函數(shù)和cos函數(shù)實現(xiàn)90度移相實現(xiàn)，第二移相器通過I SE軟件的DDS內核查表功能實現(xiàn)。
[0016]本發(fā)明的有益效果是:
1.采用單片微處理器，大大降低了產(chǎn)品體積、成本和功耗；
2.采用微處理器實現(xiàn)的數(shù)字鎖相，具有電路結構簡單、通用性強、高靈敏度、高準確的優(yōu)點；
3.在微弱信號處理方面，采用數(shù)字化FFT變換處理，能精確的提取有用信號，遠遠大于硬件支持的信噪比要求，且硬件在很微弱信號時，無法分別噪聲和有用信號；
4.本技術易于在某些射頻微波的設備上實現(xiàn)，幾乎不增加硬件成本就能使其具有適應多產(chǎn)品的技術能力。
[0017]5.該鎖相技術抗干擾性強、靈敏度高、使產(chǎn)品的穩(wěn)定性有了很大提高，在某衛(wèi)星接收系統(tǒng)中應用效果很好。
【附圖說明】
[0018]圖1為本發(fā)明模塊框圖。
【具體實施方式】
[0019]下面結合附圖進一步詳細描述本發(fā)明的技術方案:
如圖1所示，高靈敏度數(shù)字鎖相環(huán)，包括帶通濾波器、第一數(shù)字混頻器、第二數(shù)字混頻器、數(shù)字本振、90度移相器、第一低通濾波器、第二低通濾波器、數(shù)字鑒相器、IK調制本振、第一同步檢波器、第二同步檢波器、第二移相器，帶通濾波器接收來自外部的14路AD采樣輸入，帶通濾波器的輸出端分別與第一數(shù)字混頻器和第二數(shù)字混頻器連接，數(shù)字本振的第一輸出端與第一數(shù)字混頻器連接，數(shù)字本振的第二輸出端通過90度移相器與第二數(shù)字混頻器連接，第一數(shù)字混頻器與第一低通濾波器連接，第二數(shù)字混頻器與第二低通濾波器連接，第一低通濾波器和第二低通濾波器的輸出端均與鑒相器連接，鑒相器的第三輸入端與IK調制本振連接，鑒相器的輸出端與數(shù)字本振連接，第一低通濾波器的輸出端與第一同步檢波器連接，第二低通濾波器的輸出端與第二同步檢波器連接，第二移相器的兩個輸出端分別與第一同步檢波器和第二同步檢波器連接，IK調制本振的輸出端還與第二移相器連接，第一同步檢波器和第二同步檢波器輸出信號。
[0020]所述的帶通濾波器、第一數(shù)字混頻器、第二數(shù)字混頻器、數(shù)字本振、90度移相器、第一低通濾波器、第二低通濾波器、數(shù)字鑒相器、調制本振、第一同步檢波器、第二同步檢波器、第二移相器均通過基于FPGA的微處理器實現(xiàn)。
[0021]由于采用純數(shù)字軟件處理方式，對很微弱的有用信號，進行鎖定，并能很精準的提出相關信息，在很復雜的環(huán)境下，實現(xiàn)高可靠性的信號鎖定。
[0022 ]其中一種方法，通過I SE軟件實現(xiàn)所述FPGA開發(fā)的全部流程。
[0023]ISE是使用XILINX的FPGA的必備的設計工具。它可以完成FPGA開發(fā)的全部流程，包括設計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調試等，功能非常強大。ISE除了功能完整，使用方便外，它的設計性能也非常好，拿ISE 9.X來說，其設計性能比其他解決方案平均快30%，它集成的時序收斂流程整合了增強性物理綜合優(yōu)化，提供最佳的時鐘布局、更好的封裝和時序收斂映射，從而獲得更高的設計性能。先進的綜合和實現(xiàn)算法將動態(tài)功耗降低了 10%。
[0024]對采樣的中頻信號進行濾波，濾出1M處的中頻信號，帶寬500K(可根據(jù)實際情況隨意調整)，然后和數(shù)字本振NCO混頻，然后分離出IQ兩路信號。
[0025]1、帶通濾波器
經(jīng)過A/D采樣后的數(shù)據(jù)通過帶通濾波器后，除去無用的信號分量，為后續(xù)的信號處理提供保障D
[0026]具體地，所述的帶通濾波器通過調用ISE軟件的FIR⑶RE功能中的FIR濾波器功能，并進一步設置參數(shù)后實現(xiàn)。
[0027]具體設置參數(shù)如下:
Filter Type:Decimat1n by 5
Number of Channels:1
Clock Frequency:40
Input Sampling Frequency:40
Sample Per1d:N/A
Input Data Width:28
Input Data Fract1nal Bits: 0
Number of Coefficients:27
Calculated Coefficients:29
Number of Coefficient Sets:1
Reloadable Coefficients:No
Coefficient Structure:Symmetric Coefficient Width:16
Coefficient Fract1nal Bits: 0
Quantizat1n Mode:1nteger_ Coefficients
Gain due to Maximizing
Dynamic Range of Coefficient: N/A
Rounding Mode:Full precis1n
Output Width:49(full precis1n = 49 bits)
Output Fract1nal Bits:0
Cycle Latency:12
Filter Architecture:Systolic Multiply Accumulate
Control Opt1ns:None
2、數(shù)字混頻器
經(jīng)過A/D采樣后的數(shù)據(jù)在數(shù)字處理模塊中同時送入兩個混頻器(乘法器)，同時本地載波恢復電路送入正交兩路載波到混頻器進行混頻，得到兩路信號。數(shù)字混頻為調制信號和載波的分離創(chuàng)造了條件。
[0028]具體地，所述的第一數(shù)字混頻器與第二數(shù)字混頻器分別將從帶通濾波器采集進入的數(shù)據(jù)與數(shù)字本振輸出的數(shù)據(jù)直接進行相乘運算，并分別輸出至第一低通濾波器與第二低通濾波器;所述的第一數(shù)字混頻器與第二數(shù)字混頻器通過ISE軟件的乘法器實現(xiàn)。