適用于電源管理的高擺率psrr增強(qiáng)型單級(jí)放大器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及運(yùn)算放大器設(shè)計(jì)領(lǐng)域，特別是涉及一種高擺率PSRR增強(qiáng)型單級(jí)放大器。
【背景技術(shù)】
[0002]現(xiàn)代低壓低功耗單級(jí)運(yùn)算放大器的補(bǔ)償技術(shù)可以廣泛應(yīng)用于便攜式電子設(shè)備，例如:手機(jī)電池和筆記本電池、LD0、LCD等設(shè)備中。而電源管理設(shè)備需要高擺率和對(duì)外界電壓免疫的放大器，也就是高擺率高電源紋波抑制能力的放大器。一般的折疊共源共柵單級(jí)放大器可以滿足以上要求，最近有很多報(bào)道采用撕裂輸入級(jí)的跨導(dǎo)，然后通過cascode電流鏡來倍增電流增強(qiáng)直流增益和跨導(dǎo)的技術(shù)。適當(dāng)在cascode電流鏡的輸出偏置端插入分流偏置晶體管可以提高放大器的擺率。另外在輸出級(jí)采用交叉正反饋技術(shù)可以調(diào)高輸出的共模抑制比(CMRR)和電源抑制比(PSRR)等參數(shù)。
[0003]本發(fā)明基于以上的技術(shù)，采用Recycling folded cascade技術(shù)和PSRR增強(qiáng)技術(shù)來實(shí)現(xiàn)在同樣的功耗和芯片面積條件下，放大器具有高擺率SR和PSRR增強(qiáng)的性能。同時(shí)放大器還可以有較高的直流增益。

【發(fā)明內(nèi)容】

[0004]為了克服上述現(xiàn)有技術(shù)存在的直流系統(tǒng)故障隔離難的問題，本發(fā)明提出了一種適用于電源管理的高擺率PSRR增強(qiáng)型單級(jí)放大器，該運(yùn)算放大器電路可以在同等芯片面積條件下提高放大器的擺率SR和增強(qiáng)PSRR，并具有較高的直流增益。
[0005]本發(fā)明提出了一種適用于電源管理的高擺率PSRR增強(qiáng)型單級(jí)放大器，所述放大器由第一至第十五 PM0S 晶體管 M0、Mla、Mlb、M2a、M2b、M13a、M13b、M14a、M14b、M5、M6、M7、M8、皿9、]?10以及第一至第十二匪05晶體管祖13、]\11113、]\111(3、]\1123、]\11213、]\112(3、]\03、]\013、]\0。、M4a、M4b、M4c共二十七個(gè)M0S晶體管構(gòu)成;其中:
[0006]第一、第八至第^^一PM0S晶體管M0、M14a、M14b、M5、M6的源極共同接供電電源VDD;所有 PM0S 晶體管 M0、Mla、Mlb、M2a、M2b、M13a、M13b、M14a、M14b、M5、M6、M7、M8、M9、M10 的襯底端接供電電源VDD;第一至第十二匪 0S 晶體管 Mlla、Mllb、Mllc、Mlld、M12a、M12b、M12c、M12d、M3a、M3b、M3c、M4a、M4b、M4c 的襯底接地 GND;第七至第十二 NM0S 晶體管 M3a、M3b、M3c、M4a、M4b、M4c的源極共同接地GND ；
[0007]第一、第八、第九PM0S晶體管M0、M14a、M14b的柵極接第一偏置電壓Vbl;第一 PMOS晶體管M0的漏極接第二至第五PM0S晶體管Mla、Mlb、M2a、M2b的源極;第二至第三PM0S晶體管Mla、Mlb的柵極接輸入端Vp;第四至第五PM0S晶體管M2a、M2b的柵極接輸入端Vn;
[0008]第二 PM0S晶體管Mia的漏極、第六匪OS晶體管M12c的源極共同接第十匪OS晶體管M4a的漏極;第四PM0S晶體管M2a的漏極、第三W0S晶體管Mile的源極共同接第七NM0S晶體管M3a的漏極；
[0009]第三PM0S晶體管Mlb的漏極、第七至第九NM0S晶體管M3a、M3b、M3c的柵極共同接第二 NMOS晶體管Mllb的漏極;第五PMOS晶體管M2b的漏極、第十至第十二 NMOS晶體管M4a、M4b、M4c的柵極共同接第五匪OS晶體管M12b的漏極；第一至第六匪OS晶體管Mlla、Mllb、Mllc、112&11213、112(3的柵極共同接第二偏置電壓￥&3;第二匪05晶體管[113的源極接第九匪05晶體管M3c的漏極;第一W0S晶體管Ml la的源極接第八W0S晶體管M3b的漏極;第五W0S晶體管M12b的源極接第十二匪OS晶體管M4c的漏極；第四匪OS晶體管M12a的源極接第^^一NM0S晶體管M4b的漏極；
[0010]第三匪0S晶體管Ml 1C的漏極、第六PM0S晶體管Ml 3a的漏極、第十四PM0S晶體管M9的漏極共同接第十三PM0S晶體管M8的柵極;第六W0S晶體管M12c的漏極、第七PM0S晶體管M13b的漏極、第十五PM0S晶體管M10的漏極共同接第十二 PM0S晶體管M7的柵極;第八PM0S晶體管M14a的漏極、第六PM0S晶體管M13a的源極共同接第一匪0S晶體管Mila的漏極；第九PM0S晶體管M14b的漏極、第七PM0S晶體管M13b的源極共同接第四匪0S晶體管M12a的漏極；第六、第七、第十四、第十五PM0S晶體管M13a、M13b、M9、M10的柵極共同接地二偏置電壓Vb2;第十、第i^一PM0S晶體管M5、M6的柵極共同接第十二 PM0S晶體管M7的漏極和第十四PM0S晶體管M9的源極;第十PM0S晶體管M5的漏極接第十二 PM0S晶體管M7的源極;第^^一PM0S晶體管M6的漏極接第十三PM0S晶體管M8的源極;第十三PM0S晶體管M8的漏極、第十五PM0S晶體管M10的源極共同接輸出端Vout;
[0011 ]選取第二至第五PM0S晶體管Mla、Mlb、M2a和M2b作為信號(hào)輸入端，分別輸入差模信號(hào)Vin+和Vin-，經(jīng)過第一撕裂差分輸入級(jí)、擺率增強(qiáng)電流鏡、最后經(jīng)過PSRR增強(qiáng)級(jí)輸出到Vout ο
[0012]本發(fā)明在低壓低功耗同等面積和功耗條件下，提高放大器的擺率SR和增強(qiáng)PSRR，并具有較高的直流增益和帶寬擴(kuò)展特性。
【附圖說明】
[0013]圖1為運(yùn)算放大器的電路圖。
【具體實(shí)施方式】
[OOM] 所述的放大器由Recycling folded cascode放大級(jí)、擺率增強(qiáng)電流鏡、PSRR增強(qiáng)部分組成。Recycling folded cascode(循環(huán)折疊共源共柵)放大級(jí)包括第一至第五、第十至第十五?]?05晶體管妣、]\113、]\1113、]\123、]\1213、]\15、]\16、]\17、]\18、]\19、]\110以及第二、第三、第五至七、第九、第十、第十二 NM0S晶體管Mllb、Mllc、M12b、M12c、M3a、M3c、M4a、M4c組成。擺率增強(qiáng)電流鏡包括:NM0S晶體管M3a?M3c、M4a?M4c、M1 la?Ml lc和Ml 2a?M12c WSRR增強(qiáng)環(huán)路包括:PMOS晶體管M7?Ml 0。
[0015]本發(fā)明的工作過程通過實(shí)施例描述如下:
[0016]選取第二至第五PM0S晶體管Mla、Mlb、M2a和M2b作為信號(hào)輸入端，分別輸入差模信號(hào)Vin+和Vin-，經(jīng)過第一撕裂差分輸入級(jí)、擺率增強(qiáng)電流鏡、最后經(jīng)過PSRR增強(qiáng)級(jí)輸出到Vout;至此信號(hào)完成了從輸入端到輸出端的放大。在放大器的輸出端加載大負(fù)載電容可以測(cè)試放大器的的小信號(hào)交流響應(yīng)和大信號(hào)的階躍響應(yīng)，可以得到放大器的小信號(hào)參數(shù)和瞬態(tài)參數(shù)。另外經(jīng)過SRE之后，信號(hào)的擺率得到增強(qiáng)。結(jié)果表明本款運(yùn)算放大器降低了補(bǔ)償電容，增大了 PSRR和擺率，這對(duì)于低壓低功耗的電路應(yīng)用中這是十分有利的。
【主權(quán)項(xiàng)】
1.一種適用于電源管理的高擺率PSRR增強(qiáng)型單級(jí)放大器，其特征在于，所述放大器由第一至第十五 PMOS 晶體管 M0、Mla、Mlb、M2a、M2b、M13a、M13b、M14a、M14b、M5、M6、M7、M8、M9、M10 以及第一至第十二匪 OS 晶體管 Mlla、Mllb、Mllc、M12a、M12b、M12c、M3a、M3b、M3c、M4a、M4b、M4c共二十七個(gè)M0S晶體管構(gòu)成;其中: 第一、第八至第i^一PM0S晶體管M0、M14a、M14b、M5、M6的源極共同接供電電源VDD;所有PM0S 晶體管 M0、Mla、Mlb、M2a、M2b、M13a、M13b、M14a、M14b、M5、M6、M7、M8、M9、M10 的襯底端接供電電源 VDD;第一至第十二匪 OS 晶體管 Mlla、Mllb、Mllc、Mlld、M12a、M12b、M12c、M12d、M3a、M3b、M3c、M4a、M4b、M4c 的襯底接地 GND;第七至第十二匪 OS 晶體管 M3a、M3b、M3c、M4a、M4b、M4c的源極共同接地GND ； 第一、第八、第九PM0S晶體管M0、M14a、M14b的柵極接第一偏置電壓Vbl;第一 PM0S晶體管M0的漏極接第二至第五PM0S晶體管Mla、Mlb、M2a、M2b的源極；第二至第三PM0S晶體管Mla、Mlb的柵極接輸入端Vp;第四至第五PM0S晶體管M2a、M2b的柵極接輸入端Vn; 第二 PMOS晶體管Mia的漏極、第六NM0S晶體管M12c的源極共同接第十NM0S晶體管M4a的漏極;第四PM0S晶體管M2a的漏極、第三W0S晶體管Mile的源極共同接第七NM0S晶體管M3a的漏極； 第三PMOS晶體管Mlb的漏極、第七至第九匪OS晶體管M3a、M3b、M3c的柵極共同接第二匪OS晶體管Mllb的漏極；第五PM0S晶體管M2b的漏極、第十至第十二匪OS晶體管M4a、M4b、M4c的柵極共同接第五匪OS晶體管M12b的漏極；第一至第六匪OS晶體管Mlla、Mllb、Mllc、M12a、M12b、M12c的柵極共同接第二偏置電壓Vb3;第二 NM0S晶體管[113的源極接第九匪05晶體管M3c的漏極;第一W0S晶體管Ml la的源極接第八W0S晶體管M3b的漏極;第五W0S晶體管M12b的源極接第十二匪OS晶體管M4c的漏極；第四匪OS晶體管M12a的源極接第^^一NM0S晶體管M4b的漏極； 第三匪OS晶體管Ml 1 c的漏極、第六PM0S晶體管Ml 3a的漏極、第十四PM0S晶體管M9的漏極共同接第十三PM0S晶體管M8的柵極;第六匪OS晶體管Ml 2c的漏極、第七PM0S晶體管Ml 3b的漏極、第十五PM0S晶體管Ml 0的漏極共同接第十二 PM0S晶體管M7的柵極;第八PM0S晶體管M14a的漏極、第六PM0S晶體管M13a的源極共同接第一 NM0S晶體管Mila的漏極;第九PM0S晶體管M14b的漏極、第七PM0S晶體管M13b的源極共同接第四匪OS晶體管M12a的漏極;第六、第七、第十四、第十五PM0S晶體管M13a、M13b、M9、M10的柵極共同接地二偏置電壓Vb2;第十、第i^一PM0S晶體管M5、M6的柵極共同接第十二 PM0S晶體管M7的漏極和第十四PM0S晶體管M9的源極；第十PM0S晶體管M5的漏極接第十二 PM0S晶體管M7的源極;第^^一PM0S晶體管M6的漏極接第十三PM0S晶體管M8的源極;第十三PM0S晶體管M8的漏極、第十五PM0S晶體管M10的源極共同接輸出端Vout ； 選取第二至第五PMOS晶體管Mla、Mlb、M2a和M2b作為信號(hào)輸入端，分別輸入差模信號(hào)Vin+和Vin-，經(jīng)過包括第二至第五PM0S晶體管管Mla、Mlb、M2a、M2b的第一撕裂差分輸入級(jí)以及包括第二至第五？]?05管113、]\1113、]\123、]\1213與第一至第十二匪05晶體管1113、]\11113、Mllc、M12a、M12b、M12c、M3a、M3b、M3c、M4a、M4b、M4c 的循環(huán)折疊共源共柵放大級(jí)，由匪 OS 晶體管M3a?M3c、M4a?M4c、Mlla?Mile和M12a?M12c所構(gòu)成的擺率增強(qiáng)電流鏡、最后經(jīng)過由PM0S晶體管M7?Ml 0構(gòu)成的PSRR增強(qiáng)環(huán)路輸出到輸出端Vout。2.如權(quán)利要求1所述的一種適用于電源管理的高擺率PSRR增強(qiáng)型單級(jí)放大器，其特征在于，所述輸出端加載大負(fù)載電容。
【專利摘要】本發(fā)明公開了一種適用于電源管理的高擺率PSRR增強(qiáng)型單級(jí)放大器，所述放大器由第一至第十五PMOS晶體管M0、M1a、M1b、M2a、M2b、M13a、M13b、M14a、M14b、M5、M6、M7、M8、M9、M10以及第一至第十二NMOS晶體管M11a、M11b、M11c、M12a、M12b、M12c、M3a、M3b、M3c、M4a、M4b、M4c共二十七個(gè)MOS晶體管構(gòu)成；選取第二至第五PMOS晶體管M1a、M1b、M2a和M2b作為信號(hào)輸入端，分別輸入差模信號(hào)Vin+和Vin-，經(jīng)過第一撕裂差分輸入級(jí)、擺率增強(qiáng)電流鏡、最后經(jīng)過PSRR增強(qiáng)級(jí)輸出到Vout。本發(fā)明在低壓低功耗同等面積和功耗條件下，提高放大器的擺率SR和增強(qiáng)PSRR，并具有較高的直流增益和帶寬擴(kuò)展特性。
【IPC分類】H03F1/42, H03F1/30, H03F3/45
【公開號(hào)】CN105429601
【申請(qǐng)?zhí)枴緾N201510851992
【發(fā)明人】肖夏, 張庚宇
【申請(qǐng)人】天津大學(xué)
【公開日】2016年3月23日
【申請(qǐng)日】2015年11月27日