一種高精度信號實時濾波器的制造方法
【技術領域】
[0001]本發(fā)明涉及數據采集與處理領域，具體的是一種高精度信號實時濾波器。
【背景技術】
[0002]復雜環(huán)境下的旋轉設備的微小信號采集，具有強烈的電磁干擾和機械振動電信號干擾。濾波電路則用來提高信號的精度，它用于允許一定頻率范圍內的信號成分通過，而抑制其他頻率成分的應用。現有濾波電路大多結構復雜，功能復雜，精度不高，不具有實時處理信號的功能，而在旋轉設備現場采集與處理的應用場合，要求濾波器具有高的精度，通帶無衰減，過渡帶盡量陡峭，阻帶衰減大，并同時具有實時的功能。

【發(fā)明內容】

[0003]本發(fā)明的目的是在現有技術的基礎上，提出一種高精度信號實時濾波器，通過模擬濾波、數字濾波兩種方式的結合將需要帶寬外的所有信號除去，從而提高了測量精度。
[0004]為了實現上述目的，本發(fā)明采用如下技術方案:
一種高精度信號實時濾波器，從信號輸入與信號輸出之間依次串聯模擬濾波電路、模數轉換電路和數字濾波電路；
所述模擬濾波電路輸出頻率為800HZ以下的信號；
所述數字電路輸出頻率為10Hz以下的信號。
[0005]在上述技術方案中，所述模擬濾波電路包括運算放大器，
從信號輸入到運算放大器的反相輸入端之間依次串聯四個電阻，
第一第二電阻之間、第三第四電阻之間各自通過一個電容接地，
第二第三電阻之間和反相輸入端各自通過一個電容后連接到運算放大器的輸出端， 第三第四電阻之間通過一個電阻連接到運算放大器的輸出端，
運算放大器的同相輸入端通過一個電阻接地，
運算放大器的同相輸入端和運算放大器的輸出端之間設置一個電阻。
[0006]在上述技術方案中，所述數字濾波電路為FPGA內部濾波。
[0007]在上述技術方案中，所述濾波電路結構從數字信號輸入開始依次包括:
濾波器延遲線、選擇器、異步加法器、移位寄存器、乘法器、循環(huán)移位寄存器和累加器，由累加器輸出信號至濾波模塊進行濾波后輸出；
控制邏輯單元向選擇器、移位寄存器、循環(huán)移位寄存器、累加器提供控制時序。
[0008]在上述技術方案中，所述濾波器延遲線為33組位寬為24位的同步觸發(fā)寄存器。
[0009]在上述技術方案中，包括至少四組24位8路的選擇器和至少兩組的24位雙輸入異步加法器。
[0010]在上述技術方案中，所述移位寄存器為先入先出移位寄存器。
[0011]在上述技術方案中，包括:狀態(tài)控制器，
通過異步串行接收模塊接收外部控制數據配制參數，輸出控制信號給采用信號發(fā)生器和增益配置器控制AD采樣，
輸出控制信號控制濾波模塊進行濾波。
[0012]在上述技術方案中，濾波器為半并行FIR濾波器結構綜上所述，由于采用了上述技術方案，本發(fā)明的有益效果是：本發(fā)明通過FPGA芯片設計，通過接收外部信號指令，可以實時調整濾波參數，并控制整個電路的濾波，和傳統的濾波器只具有單一頻帶的濾波相比，本發(fā)明更具有實用性；且因為采用軟件控制，可以通過芯片設計電路的補償功能使得濾波精度更高更可靠，輸出的信號更加穩(wěn)定；而且本發(fā)明的濾波器是直接將模擬信號輸入后濾波輸出數字信號，輸出的信號可以直接使用和傳輸，減少了大量的模式轉換過程，保障了信號的不失真。
【附圖說明】
[0013]本發(fā)明將通過例子并參照附圖的方式說明，其中：
圖1為本發(fā)明的模擬濾波電路原理圖；
圖2為本發(fā)明的基于FPGA的可配置濾波采樣電路結構框圖；
圖3為本發(fā)明的半并行FIR濾波器結構框圖。
【具體實施方式】
[0014]如圖1所示，為本發(fā)明中的模擬濾波部分，包括低噪聲高精度運算放大器0P177，信號輸入端Vin通過第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4連接所述精密運放的反相輸入端，所述精密運放的同相輸入端與地之間連接第五電阻R5，所述精密運放的同相輸入端與運放輸出端之間連接第六電阻R6，第一電阻R1和第二電阻R2之間通過第一電容C1接地，第二電阻R2和第三電阻R3之間與運放輸出端之間接第二電容C2，第三電阻R3與第四電阻R4之間通過第三電容C3接地，第三電阻R3與第四電阻R4之間與運放輸出端之間接第七電阻R7，所述精密運放的反相輸入端與運放輸出端之間連接第四電容C4。通過該電路濾波后的信號，可以將頻率高于800HZ的噪聲全部過濾掉，只保障頻率為800HZ以下的信號輸出。
[0015]模擬濾波電路輸出的模擬信號需要轉換為數字信號供FPGA采集使用，因此需要進行模數轉換，本發(fā)明采用常規(guī)的模數轉換模塊和匹配電路對信號進行轉換。
[0016]如圖2所示，為本發(fā)明基于FPGA的可配置濾波采樣電路結構，依次包括：
1為異步串行接收模塊，用于接收上位機控制臺發(fā)送到濾波采集電路的比特數據，比特數據經異步串行模塊轉換為字節(jié)數據后，作為配置參數、濾波采樣電路控制命令傳輸給狀態(tài)機控制器。
[0017]2為狀態(tài)機控制器模塊，控制器將上位機發(fā)送的命令解析為采樣電路配置參數與濾波控制參數，分別發(fā)送到下一級的采樣配置模塊與FIR濾波模塊。模塊同時根據上位機發(fā)送的控制命令，同步控制濾波采樣電路的啟動、暫停和結束。
[0018]3為采樣信號發(fā)生器模塊，模塊接收2發(fā)送的采樣率配置命令，設置電路的采樣頻率，接收2發(fā)送的控制命令，啟動、暫停和結束設置頻率的采樣信號輸出。
[0019]4為增益配置器模塊，模塊接收2發(fā)送的增益配置命令，在采樣電路啟動轉換前，輸出配置信號到AD采樣電路前端的放大器，配置放大器的增益參數。
[0020]5為AD控制采樣模塊，模塊受2控制，啟動后輸出AD讀、寫以及復位控制時序，在AD轉換成功后相應時序讀取轉換數據，同時將讀入的AD數據轉換為補碼形式傳輸到下一級。
[0021]6為FIR濾波模塊，接收2的濾波控制命令，轉換為相應的控制信號，選取預存在ROM中的濾波系數。受2控制啟動、暫停和停止對5輸入的數據進行FIR濾波處理。
[0022]7為同步數據發(fā)送模塊，接收6傳輸的并行數據，組裝為數據幀后轉換為同步串行數據，發(fā)送給上位機接收端，受2控制啟動、暫停和停止發(fā)送。
[0023]如圖3所述，為本發(fā)明的半并行FIR濾波器結構示意圖，濾波系數的設計借助MATLAB的FDAT00L，根據系統的既定采樣率和參數，設計了兩組33階的系數，因濾波器為對稱結構，所以每一組系數只需在ROM儲存17個系數。包括:
8為FIR濾波器延遲線，為33組位寬為24位的同步觸發(fā)寄存器。Dl寄存器在AD轉換結束后讀入AD轉換數據，接著輸出新的數據。D2~D33寄存器在AD轉換結束后，讀入前一級寄存器輸出的數據，接著輸出新的數據。
[0024]9為24位8路選擇器組，每一組由24個8