Fpga互連中的細粒度功率門控的制作方法
【專利說明】FPGA互連中的細粒度功率門控發(fā)明領(lǐng)域
[0001]本發(fā)明針對被采用用于包括(但不限于)處理器、狀態(tài)機、門陣列、可編程門陣列、現(xiàn)場可編程門陣列(FPGA)以及片上系統(tǒng)(SOC)的電路中的信號選擇和布線的邏輯和計算線路中的功率降低的線路和技術(shù)。例如，本發(fā)明的系統(tǒng)和方法可以被實現(xiàn)在FPGA互連中的細粒度功率門控中或用于FPGA互連中的細粒度功率門控。雖然本發(fā)明和/或?qū)嵤├ǔＴ谙挛脑贔PGA電路的背景中進行描述，但是這樣的討論、本發(fā)明和/或?qū)嵤├策m用于邏輯和/或計算線路，其包括(但不限于)處理器、狀態(tài)機、門陣列、可編程門陣列和S0C。為簡潔起見，關(guān)于所公開的發(fā)明的每個方面，不提供對于各個以及每一個邏輯和/或計算線路的單獨討論；然而基于即時的公開，適用性應該對于本領(lǐng)域的普通技術(shù)人員是清楚的。
[0002]背景
[0003]現(xiàn)場可編程門陣列(FPGA)是被設(shè)計成在被制造后由客戶或設(shè)計者進行配置的集成電路。一般使用硬件描述語言(HDL)來指定FPGA配置。當代FPGA具有大的邏輯門資源和隨機存取存儲器(RAM)塊以實現(xiàn)復雜的數(shù)字計算。FPGA典型地包含被稱為“可配置邏輯塊” (CLB)或“邏輯陣列塊” (LAB)的可編程邏輯部件，以及允許塊彼此進行通信的可重構(gòu)互連網(wǎng)絡。邏輯塊可被配置成執(zhí)行復雜的組合功能，或者僅僅是簡單的邏輯門(如AND以及X0R)。在大多數(shù)FPGA中，邏輯塊還包括存儲器元件，其可以是簡單的觸發(fā)器或更完整的存儲器塊。
[0004]—個應用電路可以被映射到FPGA中，前提是足夠的資源是可用的。雖然所需的CLB/LAB和I/O的數(shù)量可以容易地從設(shè)計來決定，但是需要的布線軌道的數(shù)量可以相當?shù)馗淖?甚至在具有相同的邏輯量的設(shè)計之中)。例如，實現(xiàn)縱橫開關(guān)典型地需要比相同門數(shù)的脈動陣列多得多的布線資源。因為未使用的布線軌道增加該部分的成本(且降低性能)而不提供任何益處，F(xiàn)PGA制造商嘗試提供剛好足夠的軌道，使得將適合查找表(LUT)和1的條件的大多數(shù)設(shè)計可以被布線。這通過估計來確定(諸如從出租的規(guī)則或通過與現(xiàn)有設(shè)計的實驗獲得的那些估計)。
[0005]該FPGA包含在執(zhí)行其中信號被在導線構(gòu)成的布線通道上發(fā)送的運行中彼此通信的各種計算元件?；ミB布線開關(guān)(主要被實現(xiàn)為靜態(tài)多路復用器)允許長距離的高速通信。事實上，這樣的互連布線開關(guān)往往占FPGA上硅面積的大多數(shù)，并且可以非常耗電。靜態(tài)多路復用器被用在連接內(nèi)以切換導線之間的信號。在運行中，大多數(shù)的靜態(tài)多路復用器在被配置的FPGA中是空閑的。
[0006]—般地，靜態(tài)多路復用器是可以選擇多個輸入信號中的一個且將所選擇的輸入轉(zhuǎn)發(fā)到單線輸出的設(shè)備。在許多應用中，多路復用器被用于允許多個信號源通過相同的信道進行通信，盡管每次只有一個源可以通信。4輸入靜態(tài)多路復用器示于圖1A-C中。多路復用器100具有四個輸入端102和四個可以用來選擇輸出端104的選擇位106。圖1B和IC示出其中選擇功能分別用正觸發(fā)112來實現(xiàn)(實現(xiàn)110)或者用反向的負觸發(fā)122來實現(xiàn)(實現(xiàn)120)的多路復用器100的兩個實現(xiàn)。
[0007]典型地，反相器被置于多路復用器的輸出端，以改善多路復用器的信號驅(qū)動能力。利用反相器的4輸入靜態(tài)多路復用器示于圖1D-E中。多路復用器130包括輸入端132和四個獨立的選擇位134，接通其中只有選擇位中的一個被允許接通并通過使用導致輸出138的反相器136來進行反相的輸入端。圖1D和IE示出多路復用器130的兩種實現(xiàn)，其中選擇功能分別用正觸發(fā)140或者用反向的負觸發(fā)150來實現(xiàn)。實現(xiàn)150示出反相器152，其中反相器可以通過相對于驅(qū)動選擇位的存儲單元的較高的電源電壓(VDDH) 156的較低的電源電壓(VDDL) 154來供電。一般地，以稍微較高的電源電壓(VDDH)驅(qū)動存儲單元同時以較低的電源電壓(VDDL)驅(qū)動邏輯反相器和/或緩沖器可以改善性能和降低功耗。
[0008]當執(zhí)行映射設(shè)計時，F(xiàn)PGA可以經(jīng)常有未使用的資源，導致電流泄漏。為了緩解在CLB/LAB和互連網(wǎng)絡兩者中的泄漏的問題，未使用的塊可以被功率門控以在沒有被利用時關(guān)斷它們的電路。功率門控可以通過添加在功率門控模式(即“休眠”模式)期間關(guān)斷塊的帶尾晶體管來實現(xiàn)。帶有輸出反相器和功率門控的4輸入靜態(tài)多路復用器示于圖2A-C中。多路復用器200包括使能在功率門控模式期間被接通(或關(guān)斷，根據(jù)實現(xiàn))的信號輸入202的功率門控。傳統(tǒng)上，功率門控利用與如圖2C中所示的反相器晶體管224層疊的尺寸(相比于輸出反相器的晶體管的尺寸)相對較大的帶尾晶體管222。
[0009]發(fā)明概述
[0010]現(xiàn)在轉(zhuǎn)到附圖，公開了根據(jù)本發(fā)明的實施例的被采用用于信號選擇及布線的邏輯和/或計算線路中的功率門控的系統(tǒng)和方法。在一個實施例中，用于細粒度功率門控的多路復用器包括第一電源電壓和第二電源電壓(其中第一電源電壓大于或等于第二電源電壓)、多個輸入、多個選擇輸入、被配置成基于多個選擇輸入來選擇多個輸入中的一個的選擇線路(其中多個輸入中的一個是第一電源電壓且，選擇輸入中的一個是功率門控使能輸入)、包括串聯(lián)連接在第二電源電壓和基準電壓之間的PMOS晶體管和NMOS晶體管的輸出反相器級(其中到反相器級的至少一個輸入被提供給PMOS晶體管的柵極和NMOS晶體管的柵極且PMOS晶體管和NMOS晶體管之間的連接形成反向的輸出，并且其中，選擇線路被配置使得功率門控使能信號的選擇將第一電源電壓施加到PMOS晶體管的柵極并將PMOS晶體管置于截止運行模式)。
[0011]附圖簡述
[0012]在接下來的詳細描述的過程中，將參考附圖。這些附圖示出本發(fā)明的不同方面并且，在適當?shù)那闆r下參考標記被用于做出具體參考?？梢岳斫獾氖?，不同于具體示出的那些的結(jié)構(gòu)、部件和/或元件的各種組合是預期的并且在本發(fā)明的范圍之內(nèi)。
[0013]此外，本文描述和說明了許多發(fā)明。本發(fā)明既不局限于任何單個方面也不局限于其實施例，也不局限于這些方面和/或?qū)嵤├娜魏蔚慕M合和/或排列。此外，本發(fā)明的方面中和/或其實施例中的每一個可以被單獨采用或與本發(fā)明的其它方面和/或其實施例中的一個或多個組合采用。為簡潔起見，某些排列和組合都沒有在本文中分別討論和/或說明。值得注意的是，本文中描述為“示例性”的實施例或?qū)崿F(xiàn)并不被解釋為優(yōu)選或有利的(例如，比其他實施例或?qū)崿F(xiàn))；相反，它旨在反映或指示該一個實施例或多個實施例是/都是例如本發(fā)明的“示例”實施例。
[0014]圖1A-C是4輸入靜態(tài)多路復用器的示意圖。
[0015]圖1D-F是帶有輸出反相器的4輸入靜態(tài)多路復用器的示意圖。
[0016]圖2A-C是帶有輸出反相器和功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0017]圖3A-D是根據(jù)本發(fā)明實施例的帶有輸出反相器和功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0018]圖4A-E是根據(jù)本發(fā)明實施例的帶有輸出反相器和三態(tài)功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0019]圖4F是根據(jù)本發(fā)明實施例的用于圖4A-4D中所示的靜態(tài)多路復用器的選定的控制信號的示例性時序關(guān)系圖；值得注意的是，本示例性時序關(guān)系圖也可以在帶有圖3A-3D中所示的靜態(tài)多路復用器的連接中采用。
[0020]圖5A-C是根據(jù)本發(fā)明實施例的帶有被設(shè)計用于其中VDDL保持關(guān)斷直到存儲器被編程的上電序列的輸出反相器和功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0021]圖6A-D是根據(jù)本發(fā)明實施例的帶有被設(shè)計用于其中VDDL保持關(guān)斷直到存儲器被編程的上電序列的輸出反相器和三態(tài)功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0022]圖6E是根據(jù)本發(fā)明實施例的用于圖6A-6D中所示的靜態(tài)多路復用器的選定的控制信號的示例性時序關(guān)系圖；值得注意的是，本示例性時序關(guān)系圖也可以在帶有圖5A-5C中所示的靜態(tài)多路復用器的連接中采用。
[0023]圖7A-C是根據(jù)本發(fā)明實施例的帶有被設(shè)計用于其中VDDL和VDDH ?ΑΤΕ保持關(guān)斷直至IJ存儲器被編程的上電序列的輸出反相器和功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0024]圖8A-D是根據(jù)本發(fā)明實施例的帶有被設(shè)計用于其中VDDL和VDDH ?ΑΤΕ保持關(guān)斷直到存儲器被編程的上電序列的輸出反相器和三態(tài)功率門控的4輸入靜態(tài)多路復用器的示意圖。
[0025]圖SE是根據(jù)本發(fā)明實施例的用于圖8A-8D的靜態(tài)多路復用器的選定的控制信號的示例性時序關(guān)系圖；值得注意的是，本示例性時序關(guān)系圖也可以在帶有圖7A-7C中所示的靜態(tài)多路復用器的連接中采用。
[0026]圖9是根據(jù)本發(fā)明實施例的用于產(chǎn)生對于s [3:0]和PG_EN的實時控制信號和補充控制信號兩者的配置線路的框圖表示；值得注意的是，配置線路可包括離散的和/或集成的邏輯，和/或，例如，一個或多個存儲元件或儲存元件、狀態(tài)機、處理器(適當?shù)鼐?