省了兩個預(yù)充管，預(yù)期電路能實現(xiàn)更低的功耗；此外，由于信號輸入管（PMOS晶體管P2、 P3、P4、P5)更靠近輸出節(jié)點，電路的關(guān)鍵路徑更短，且由于預(yù)充管的減少，中間節(jié)點電容減 小，預(yù)期與非門的傳輸延時也將因此縮短，圖2所示電路稱為P型DDPL與非門電路。
[0055] 如圖4所示，將圖2中的所述PMOS晶體管P1、P2、P3、P4、P5、P6分別用NMOS晶體 管財、陽、呢、階、呢、_替換，匪05晶體管附、吧、吧分別用？]\?)5晶體管？7、？8、？9替換， 并且所述PMOS晶體管P7、P8、P9的源極連接電源，所述NMOS晶體管N4、N9的源極接地，形 成新的電路成為N型DDPL與非門電路。
[0056] 輸入信號控制的NMOS晶體管N5-N8管介于時鐘信號CLK控制的CMOS管之間，對 中間節(jié)點P點的預(yù)充不再存在從電源到地的短路電流的問題，同時避免了 〇點和Q點與輸 出節(jié)點之間的電荷分享問題，因此對0點和Q點不必在預(yù)充階段再進(jìn)行預(yù)充，與圖li相比 節(jié)省了兩個預(yù)充管，預(yù)期電路能實現(xiàn)更低的功耗；此外，由于信號輸入管（NMOS晶體管N5、 N6、N7、N8)更靠近輸出節(jié)點，電路的關(guān)鍵路徑更短，且由于預(yù)充管的減少，中間節(jié)點電容減 小，預(yù)期與非門的傳輸延時也將因此縮短。
[0057] 分別對圖2、圖4電路進(jìn)行仿真，得到圖3、圖5。對所有輸入信號用反相器進(jìn)行了 緩沖，輸入信號由CM0S-DDPL轉(zhuǎn)換器（將CMOS邏輯電平變?yōu)镈DPL邏輯電平的一種電路） 給出，仿真延時中輸出端平衡負(fù)載，仿真功耗時輸出端不平衡負(fù)載，時鐘周期100MHz，A延 時1ns，工藝為中芯國際SMIC，40nm的工藝，在HSPICE上完成仿真，從圖中可以看出本發(fā)明 的電路能正確地實現(xiàn)與非門邏輯。
[0058] 對圖2、圖4的延時和功耗的仿真結(jié)果分別見表1和表2,其中2P和2N分別現(xiàn)有 技術(shù)中P型DDPL與非門電路和N型DDPL與非門電路，Pro_P和Pro_N分別代表本發(fā)明中P 型DDPL與非門電路和N型DDPL與非門電路。表1中的延時單位SE_ns，表中數(shù)據(jù)顯示了 4不同輸入情況下延時的平均值；表2中的功耗單位為E_7w，表中數(shù)據(jù)為隨機輸入下16個周 期的功耗數(shù)據(jù)進(jìn)行處理的后的結(jié)果。
[0059] 由表格可得，對于P型DDPL與非門電路，本發(fā)明的電路速度提高了 15%，功耗降低 了 39 %，NED降低了 75 %，NSD降低了 80 %;對于N型DDPL與非門，本發(fā)明的電路速度提高 了 20 %，功耗降低了 40 %，NED降低了 79 %，NSD降低了 85%，本發(fā)明的電路在速度、功耗、 抗DPA效果上都有更好的效果，其中NED(normalizedenergydeviation歸一化功耗分布） 和NSD(normalizedstandarddeviation歸一化標(biāo)準(zhǔn)分布）越小，表明電路的功耗與輸入 數(shù)據(jù)的相關(guān)度越小，電路的功耗更平衡，抗DPA能力越強。
[0060] 表 1
【主權(quán)項】
1. 一種基于延時的雙軌預(yù)充邏輯與非口電路，其特征在于，包括PMOS晶體管PI、P2、 P3、P4、P5、P6，NM0S晶體管N1、N2、N3，第一反相器F1;第二反相器巧； 所述PMOS晶體管PI的源極連接電源，其柵極連接時鐘信號，漏極連接所述PMOS晶體 管P2的源極；所述PM0S晶體管的P2的漏極連接所述PM0S晶體管P3的源極，所述PM0S晶 體管P3的漏極連接所述NM0S晶體管N1的漏極、所述第一反相器F1的輸入端；所述PMOS 晶體管P2的柵極、所述PMOS晶體管P3的柵極分別連接輸入信號A、B ;所述NM0S晶體管N1 的柵極連接所述時鐘信號，所述NM0S晶體管N3的柵極連接所述時鐘信號，其漏極連接所述 PMOS晶體管P2的漏極，所述NM0S晶體管N3、N1的源極接地； 所述PMOS晶體管P6的源極連接電源，其柵極連接所述時鐘信號，漏極連接所述PMOS 晶體管P4的源極、PMOS晶體管P5的源極；所述PMOS晶體管P4的柵極、PMOS晶體管P5的 柵極分別連接所述輸入信號A的反向、所述輸入信號B的反向；所述PMOS晶體管P4的漏 極、PMOS晶體管P5的漏極均連接所述第二反相器巧的輸入端W及所述NM0S晶體管N2的 漏極；所述NM0S晶體管N2的柵極連接所述時鐘信號，其源極接地。
2. 根據(jù)權(quán)利要求1所述的一種基于延時的雙軌預(yù)充邏輯與非口電路，其特征在于，所 述PM0S晶體管P1、P2、P3、P4、P5、P6分別用NM0S晶體管M、N5、N6、N7、N8、N9替換，NM0S 晶體管N1、N2、N3分別用PMOS晶體管P7、P8、P9替換，并且所述PMOS晶體管P7、P8、P9的 源極連接電源，所述NM0S晶體管M、N9的源極接地。
3. -種基于延時的雙軌預(yù)充邏輯異或口電路，其特征在于，包括PMOS晶體管P10、P11、 口12、口13、口14、口15、口16、口17，醒08晶體管化0、化1、化2、化3，第^反相器尸3;第四反相器 F4 ； 所述PMOS晶體管P10的源極連接電源，其柵極連接時鐘信號，漏極連接所述PMOS晶體 管P12的源極，所述PMOS晶體管P12的柵極連接輸入信號C，其漏極連接所述PMOS晶體管 P14的源極、PMOS晶體管P16的源極W及NM0S晶體管N12的漏極；所述PMOS晶體管P14的 柵極連接輸入信號D，所述PMOS晶體管P14的漏極、PMOS晶體管P15的漏極均連接所述第 =反相器F3的輸入端；所述PMOS晶體管P15的柵極連接所述輸入信號D的反向；所述NM0S 晶體管N12的源極、NM0S晶體管N10的源極均接地，所述NM0S晶體管N12的柵極連接所述 時鐘信號，所述N0MS晶體管N10的柵極連接所述時鐘信號，所述NM0S晶體管N10的漏極連 接所述第=反相器F3的輸入端； 所述PMOS晶體管P11的源極連接電源，其柵極連接所述時鐘信號，漏極連接所述PMOS 晶體管P13的源極，所述PMOS晶體管P13的柵極連接所述輸入信號C的反向，其漏極連接 所述PMOS晶體管P17的源極、PMOS晶體管P15的源極W及NM0S晶體管N13的漏極；所述 PMOS晶體管P17的柵極連接輸入信號D，所述PMOS晶體管P16的漏極、PMOS晶體管P17的 漏極均連接所述第四反相器F4的輸入端；所述PMOS晶體管P16的柵極連接所述輸入信號 D的反向；所述NM0S晶體管N13的源極、NM0S晶體管Nil的源極均接地，所述NM0S晶體管 N13的柵極連接所述時鐘信號，所述N0MS晶體管Nil的柵極連接所述時鐘信號，所述NM0S 晶體管Nil的漏極連接所述第四反相器F4的輸入端。
4. 根據(jù)權(quán)利要求3所述的一種基于延時的雙軌預(yù)充邏輯異或口電路，其特征在于，所 述 PMOS 晶體管 P10、P11、P12、P13、P14、P15、P16、P17 分別用 NM0S 晶體管 N14、N15、N16、 N17、N18、N19、N20、N21 替換；所述 NM0S 晶體管 N10、N11、N12、N13 分別用 PMOS 晶體管 P18、 P19、P20、P21替換，并且所述PMOS晶體管？18、？19、？20、？21的源極均連接電源，所述醒08 晶體管N14、N15的源極均接地。
【專利摘要】本發(fā)明公開了一種基于延時的雙軌預(yù)充邏輯與非門電路以及異或門電路，通過對現(xiàn)有技術(shù)中基于延時的雙軌預(yù)充邏輯與非門電路以及異或門電路的中PMOS晶體管或NMOS晶體管的位置變換以及增減PMOS晶體管或NMOS晶體管，實現(xiàn)對異或門和與非門電路的改進(jìn)；改進(jìn)后非門電路、異或門能實現(xiàn)更平衡的功耗、更快的速度、更低的功耗，同時更好的抗擊差分功耗攻擊。
【IPC分類】H03K19-20
【公開號】CN104682950
【申請?zhí)枴緾N201410740717
【發(fā)明人】賈嵩, 王子一, 劉黎, 王源, 張鋼剛
【申請人】北京大學(xué)
【公開日】2015年6月3日
【申請日】2014年12月5日