互補金屬氧化物半導(dǎo)體（cmos）反相器電路裝置的制造方法
【專利說明】互補金屬氧化物半導(dǎo)體(CMOS)反相器電路裝置
[0001]本申請要求于2013年10月18日提交到韓國知識產(chǎn)權(quán)局的第10-2013-0124890號韓國專利申請的權(quán)益，該申請的整個公開通過引用包含于此以用于所有目的。
技術(shù)領(lǐng)域
[0002]以下的描述涉及一種互補金屬氧化物半導(dǎo)體(CMOS)反相器電路裝置。以下的描述還涉及一種使電路構(gòu)造更簡單并且當(dāng)輸入信號轉(zhuǎn)換時還通過同時使包括在CMOS反相器的輸出端中的P型金屬氧化物半導(dǎo)體(PMOS)和N型金屬氧化物半導(dǎo)體(NMOS)截止來防止短路電流的產(chǎn)生的CMOS反相器電路裝置。這里使用PMOS和NMOS來表示晶體管的類型。
【背景技術(shù)】
[0003]電力消耗已成為限制芯片(諸如處理器)的性能的重要因素。隨著由半導(dǎo)體技術(shù)的發(fā)展所引起的芯片的時鐘速度和復(fù)雜度增加，電力需求增加。因此，當(dāng)設(shè)計半導(dǎo)體時準(zhǔn)確地估計CMOS反相器的電力消耗直接導(dǎo)致芯片的可靠性的保證的增加和設(shè)計時間的減小。
[0004]同時，對于具有長信號傳遞路徑的高度復(fù)雜的半導(dǎo)體電路而言，通過在信號傳遞路徑上包括階梯式緩沖器并且考慮到最后輸出端的可操作性來增強電路的最后輸出端的可操作性。為了增強關(guān)于這點的可操作性，通常，緩沖器通過連接CMOS反相器電路被配置為階梯式。
[0005]然而，使用配置有緩沖器的CMOS反相器導(dǎo)致當(dāng)輸入信號轉(zhuǎn)換時產(chǎn)生短路電流的問題。即，當(dāng)在輸入端上輸入信號的輸入電平從高電平改變?yōu)榈碗娖交蛘邚牡碗娖礁淖優(yōu)楦唠娖綍r產(chǎn)生短路電流。短路電流是指由于在如上的輸入信號轉(zhuǎn)換時配置在CMOS的輸出端的PMOS和NMOS同時導(dǎo)通而導(dǎo)致電源端和地之間電流流動的現(xiàn)象。
[0006]當(dāng)產(chǎn)生如上所述的短路電流時，電力消耗不必要地增加。被這種短路電流消耗的電力通常不會占整體電力消耗的很大一部分。然而，在降低電力效率的問題相關(guān)的情況下，被短路電流所使用的電力消耗掉整體電力消耗的20%或者更多的情況頻繁發(fā)生。在這些情況下，短路電流導(dǎo)致的電力消耗更加重要并且不可忽略。
[0007]此外，當(dāng)在PMOS和NMOS截止的時刻運行時短路電流變得異常高。因此，承受短路電流的一些或者全部電路元件可能會被物理地破壞或者損壞。結(jié)果是，從CMOS的輸出端輸出的輸出信號無法被穩(wěn)定地輸出。在這方面，用于在CMOS反相器中最小化短路電流的方法將會避免這些問題中的一些。
[0008]在示例中，最小化短路電流的方法被公開，其中，在輸入信號轉(zhuǎn)換的瞬間，通過同時使位于輸出端的PMOS和NMOS截止來最小化短路電流。
[0009]然而，在這樣的示例中，當(dāng)輸入信號從低電平轉(zhuǎn)換到高電平時，NMOS的柵極節(jié)點通過晶體管M4放電，然后，PMOS的柵極節(jié)點通過晶體管M5和晶體管M4放電。此時，PMOS的柵極節(jié)點具有從NMOS的柵極節(jié)點的信號得到反饋的反饋回路值。
[0010]相比之下，當(dāng)輸入信號從高電平轉(zhuǎn)換到低電平時，PMOS的柵極節(jié)點通過晶體管M2被充電并且當(dāng)晶體管M3導(dǎo)通時節(jié)點被放電，并且相應(yīng)地，晶體管M6導(dǎo)通。因此，NMOS的柵極節(jié)點通過晶體管M6和M2的路徑被充電。然而，即使在這種情況下，NMOS的柵極節(jié)點也具有從PMOS的柵極節(jié)點的信號得到反饋的反饋回路。
[0011]按照所述示例，所述示例還可被配置為最小化短路電流。
[0012]然而，如目前所描述，所述示例被配置為，為了同時使PMOS 580和NMOS 590截止，需要接收來自相反節(jié)點的反饋信號。因此，由于接收的問題，除了使充電和放電路徑變長之外別無選擇。
[0013]這種情況導(dǎo)致CMOS反相器的工作速度降低的問題。即，雖然該示例具有最小化短路電流的特性，但是還具有由于長的充電/放電路徑的使用而導(dǎo)致CMOS反相器的工作速度降低的特性。此外，因反饋回路而產(chǎn)生更多的電力消耗。
[0014]此外，示例具有使用反饋回路的特性。因此，由于包括這樣的反饋回路而導(dǎo)致電路設(shè)計變得更復(fù)雜以及這種處理器的整體尺寸增大的問題將與這種示例相關(guān)聯(lián)。

【發(fā)明內(nèi)容】

[0015]提供本
【發(fā)明內(nèi)容】
從而以簡化形式引入構(gòu)思的選擇，所述構(gòu)思將在以下的【具體實施方式】中被進一步描述。本
【發(fā)明內(nèi)容】
不是旨在確定要求保護的主題的關(guān)鍵特征或必要特征，也不是旨在用來協(xié)助確定要求保護的主題的范圍。
[0016]本示例的目的在于解決所描述的問題。例如，本示例提供了一種使在轉(zhuǎn)換輸入信號時產(chǎn)生的短路電流最小化的同時還使用了簡化的電路結(jié)構(gòu)的CMOS反相器電路裝置。
[0017]本示例的另一個目的在于通過使PMOS和NMOS截止的時序變得可控的同時，還根據(jù)CMOS反相器電路裝置預(yù)期用途而考慮工作速度和電力消耗來提供一種優(yōu)化的CMOS反相器電路裝置。
[0018]在一個一般的方面，CMOS反相器電路裝置包括:第一 P型金屬氧化物半導(dǎo)體(PMOS)晶體管和第一 N型金屬氧化物半導(dǎo)體(NMOS)晶體管以及第二 PMOS晶體管和第二NMOS晶體管，被配置為均通過柵極端接收相同的輸入信號并且分別串聯(lián)連接；第三PMOS晶體管，連接到與第一 PMOS晶體管和第一 NMOS晶體管的漏極連接的第一節(jié)點；第三NMOS晶體管，連接到與第二 PMOS晶體管和第二 NMOS晶體管的漏極連接的第二節(jié)點；延遲電路單元，包括第四PMOS晶體管和第四NMOS晶體管，它們被配置為均通過各自的柵極接收輸入信號，并且串聯(lián)連接以使與第四PMOS晶體管和第四NMOS晶體管的漏極連接的第五節(jié)點被連接到與第一 NMOS晶體管的源極和二 PMOS晶體管的源極連接的第四節(jié)點。
[0019]第三PMOS晶體管、第一 PMOS晶體管和第四PMOS晶體管的源極可連接到電源端，并且第三NMOS晶體管、第二 NMOS晶體管和第四NMOS晶體管的源極可連接到接地端。
[0020]當(dāng)輸入信號為高電平時，通過第二 NMOS晶體管的放電路徑和通過第一 NMOS晶體管和第四NMOS晶體管的放電路徑可被生成。
[0021]第二節(jié)點可被放電并且第一節(jié)點可被放電。
[0022]第三PMOS晶體管和第三NMOS晶體管可保持在截止下狀態(tài)直到第二節(jié)點被放電并且第一節(jié)點被放電為止。
[0023]當(dāng)輸入信號為低電平時，通過第一 PMOS晶體管的充電路徑和通過第四PMOS晶體管和第二 PMOS晶體管的充電路徑可被生成。
[0024]第一節(jié)點可被充電并且第二節(jié)點可被充電。
[0025]第三PMOS晶體管和第三NMOS晶體管可保持在截止?fàn)顟B(tài)下直到第一節(jié)點被充電并且第二節(jié)點被充電為止。
[0026]延遲電路還包括連接在電源端和第四PMOS晶體管之間的第五PMOS晶體管以及連接在接地端和第四NMOS晶體管之間的第五NMOS晶體管。
[0027]第五PMOS和第五NMOS的溝道長度可與第四PMOS晶體管和第四NMOS晶體管的溝道長度相同。
[0028]第五PMOS和第五NMOS的溝道長度可與第四PMOS晶體管和第四NMOS晶體管的溝道長度不同。
[0029]第一節(jié)點的充電時間和放電時間及第二節(jié)點的充電時間和放電時間可基于延遲單元電路的PMOS晶體管和NMOS晶體管的數(shù)量而被控制。
[0030]在另一個一般的方面，CMOS反相器電路裝置包括:第一 P型金屬氧化物半導(dǎo)體(PMOS)晶體管和第一 N型金屬氧化物半導(dǎo)體(NMOS)晶體管以及第二 PMOS晶體管和第二NMOS晶體管，被配置為均通過柵極端接收相同的輸入信號并且分別串聯(lián)連接；第三PMOS晶體管，連接到與第一 PMOS晶體管和第一 NMOS晶體管的漏極連接的第一節(jié)點；第三NMOS晶體管，連接到與第