專利名稱：西格瑪－德爾他調(diào)制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于模/數(shù)轉(zhuǎn)換器和數(shù)/模轉(zhuǎn)換器的西格瑪-德爾他(∑Δ)調(diào)制電路。
用于音頻信號處理技術(shù)領(lǐng)域的模/數(shù)轉(zhuǎn)換器、數(shù)/模轉(zhuǎn)換器和信號傳輸裝置采用例如西格瑪-德爾他調(diào)制電路。
圖7是一般的西格瑪-德爾他調(diào)制電路的結(jié)構(gòu)。
如圖7所示，西格瑪-德爾他調(diào)制電路包括減法器10、累加器11、二進(jìn)制比較器12、延遲電路13和常系數(shù)乘法器14。西格瑪-德爾他調(diào)制電路的整體功能是作為數(shù)/模轉(zhuǎn)換器，將數(shù)字輸入信號SIN變?yōu)檩敵鲂盘朣OUT。
減法器10、累加器11和二進(jìn)制比較器12是數(shù)字型算術(shù)和邏輯單元。
減法器10從輸入信號SIN中減去調(diào)制信號S14，得到信號S10，并將它輸出至累加器11。
累加器11在每個取樣周期把從減法器10得到的信號S10累加，并將它輸出至二進(jìn)制比較器12。
二進(jìn)制比較器12把累加信號S11與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)累加信號S11大于基準(zhǔn)值時，輸出“+1”作為輸出信號SOUT，否則輸出“-1”作為輸出信號SOUT。
延遲電路13輸出將輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S13，該信號是“+1”或“-1”，并將它輸出至常系數(shù)乘法器14。
常系數(shù)乘法器14將來自延遲電路13的延遲信號S13乘以常數(shù)Δ。結(jié)果，當(dāng)延遲信號S13是“+1”時，輸出“+Δ”作為調(diào)制信號S14，當(dāng)延遲信號S13是“-1”時，輸出“-Δ”。
根據(jù)圖7所示的西格瑪-德爾他調(diào)制電路，采用“+1”或“-1”碼，輸出信號SOUT被表示為數(shù)字輸入信號SIN的近似值。該信號可看作是將量化誤差加到數(shù)字輸入信號SIN上產(chǎn)生的模擬信號，量化誤差在低頻范圍小，在高頻范圍大。因此，通過將輸出信號SOUT經(jīng)過一個模擬低通濾波器，該電路在整體上的功能便是一個數(shù)/模調(diào)制電路。
圖7示出的是一階西格瑪-德爾他調(diào)制電路，然而，其基本工作原理與與二階或更高階的西格瑪-德爾他調(diào)制電路是相同的，只是圖7中的減法器10和累加器11被具有高階線性傳遞函數(shù)的電路所代替。
例如在通信裝置中，當(dāng)采用圖7所示的西格瑪-德爾他調(diào)制電路時，在某些情況下需要控制西格瑪-德爾他調(diào)制電路中得到的輸出信號的幅度，以便調(diào)整調(diào)制信號的幅度。
西格瑪-德爾他調(diào)制電路本身不包括增益調(diào)整電路。增益調(diào)整電路(未示出)是在調(diào)制電路以外提供的。
然而，上述結(jié)構(gòu)的缺點是電路變得復(fù)雜，體積龐大。特別是在用于通信裝置的調(diào)制部分的西格瑪-德爾他調(diào)制電路中，可變幅度范圍常常變得很窄。因此，盡管不需要大的動態(tài)范圍，但是要求精確地調(diào)整幅度并簡化電路結(jié)構(gòu)。
類似地，當(dāng)西格瑪-德爾他調(diào)制電路用作通信裝置中的模/數(shù)調(diào)制電路時，幅度范圍常常比較窄。因此，盡管不需要大的動態(tài)范圍，但是要求精確地調(diào)整幅度并簡化電路結(jié)構(gòu)。
本發(fā)明的一個目的是提供一種具有幅度調(diào)整功能的西格瑪-德爾他調(diào)制電路，該電路體積小，結(jié)構(gòu)簡單。
根據(jù)本發(fā)明，提供了一種西格瑪-德爾他調(diào)制器包括一個接收輸入信號的計算裝置；一個累加裝置，用于累加來自計算裝置的信號；一個比較裝置，用于將來自累加裝置的累加信號與預(yù)定值進(jìn)行比較，并輸出調(diào)制信號，該信號是有限的，多個值中的任何一個值是根據(jù)輸入信號的電平確定的；一個延遲裝置，用于將調(diào)制信號延遲一個預(yù)定的時間；以及一個轉(zhuǎn)換裝置，用于將來自延遲裝置的延遲信號轉(zhuǎn)換成轉(zhuǎn)換信號，其中轉(zhuǎn)換信號是根據(jù)任意設(shè)定的一個參數(shù)轉(zhuǎn)換的，計算裝置以預(yù)定方式計算輸入信號和轉(zhuǎn)換信號，并將計算信號輸出至累加裝置。
計算裝置從輸入信號中減去轉(zhuǎn)換信號。
計算裝置包括第一減法裝置，用于從輸入信號中減去轉(zhuǎn)換信號，并輸出第一減法信號；第一累加裝置，用于累加第一減法信號，并輸出第一累加信號；以及第二減法裝置，用于從第一累加信號中減去轉(zhuǎn)換信號。
計算裝置包括多個串聯(lián)的電路裝置，每個電路裝置包括一個電平調(diào)整裝置，用于根據(jù)一個預(yù)定的常數(shù)調(diào)整轉(zhuǎn)換信號；第一減法裝置，用于從輸入信號中減去經(jīng)調(diào)整的轉(zhuǎn)換信號；一個累加裝置，用于累加減法信號，并將累加結(jié)果作為累加信號輸出；并且其中西格瑪-德爾他調(diào)制器還包括第二減法裝置，用于從來自多個串聯(lián)電路裝置的最后一級的輸出信號中減去電平調(diào)整轉(zhuǎn)換信號。
轉(zhuǎn)換裝置包括一個乘法裝置，用于將延遲信號與由提供給轉(zhuǎn)換裝置的參數(shù)確定的常數(shù)相乘，并輸出乘法信號。
轉(zhuǎn)換裝置包括一個邏輯處理裝置，用于采用第一邏輯處理方法處理延遲信號，采用第二邏輯處理方法處理參數(shù)，和輸出作為第一和第二處理方法的結(jié)果的輸出數(shù)據(jù)。
邏輯處理裝置包括一個存儲裝置，用于以表的方式存儲數(shù)據(jù)，其中輸出數(shù)據(jù)是以延遲信號和參數(shù)的表鎖定方式確定的。
轉(zhuǎn)換裝置包括一個可變電壓提供裝置，用于根據(jù)參數(shù)控制所處延遲信號和根據(jù)參數(shù)提供具有可變電平的轉(zhuǎn)換信號。
輸入信號是數(shù)字信號，其中累加裝置包括一個數(shù)字累加器，用于在預(yù)定的時間間隔累加計算信號。
輸入信號是模擬信號，其中累加裝置包括一個模擬積分器，用于對計算信號積分。
計算裝置、累加裝置、比較裝置、延遲裝置和轉(zhuǎn)換裝置是按照一個預(yù)定的取樣周期操作的。
調(diào)制器還包括一個取樣裝置，用于對輸入信號進(jìn)行取樣，并向計算裝置輸出取樣結(jié)果。
延遲時間是由取樣周期確定的。
根據(jù)本發(fā)明，可以根據(jù)西格瑪-德爾他調(diào)制電路中的預(yù)定參數(shù)控制調(diào)制信號的延遲信號的電平。例如，可以通過將設(shè)定的預(yù)定值與上述參數(shù)相乘來控制上述延遲信號的幅度。計算來自外部的輸入信號和上述調(diào)整電平的延遲信號的差。其結(jié)果由例如累加裝置或積分裝置累加。比較方法用來將累加信號與一個預(yù)定基準(zhǔn)值進(jìn)行比較，并根據(jù)計算結(jié)果輸出預(yù)定電平的調(diào)制信號，例如取多個有界值中的一個值的信號。
如上所述，根據(jù)本發(fā)明的西格瑪-德爾他調(diào)制電路，可以調(diào)整調(diào)制信號的幅度，體積更小，電路結(jié)構(gòu)更簡單。
通過以下結(jié)合附圖對最佳實施例所作的描述，本發(fā)明的上述和其它目的、特征可以看得很清楚。


圖1是根據(jù)本發(fā)明的第一實施例的西格瑪-德爾他調(diào)制電路的電路圖；圖2是根據(jù)本發(fā)明的第二實施例的西格瑪-德爾他調(diào)制電路的電路圖；圖3是根據(jù)本發(fā)明的第三實施例的西格瑪-德爾他調(diào)制電路的電路圖；圖4是根據(jù)本發(fā)明的第四實施例的西格瑪-德爾他調(diào)制電路的電路圖；圖5是根據(jù)本發(fā)明的第五實施例的西格瑪-德爾他調(diào)制電路的電路圖；圖6是根據(jù)本發(fā)明的第六實施例的西格瑪-德爾他調(diào)制電路的電路圖；以及圖7是現(xiàn)有技術(shù)的西格瑪-德爾他調(diào)制電路的電路圖。
第一實施例圖1是根據(jù)本發(fā)明的第一實施例的西格瑪-德爾他調(diào)制電路的電路圖。
如圖所示，本實施例的西格瑪-德爾他調(diào)制電路包括減法器20、累加器21、二進(jìn)制比較器22、延遲電路23和只讀存儲器(ROM)24。這個西格瑪-德爾他調(diào)制電路的整體功能是作為數(shù)/模轉(zhuǎn)換器。
減法器20、累加器21和二進(jìn)制比較器22是數(shù)字型算術(shù)和邏輯單元。
減法器20從輸入信號SIN中減去轉(zhuǎn)換信號S24，得到信號S20，并將它輸出至累加器21。
包括加法器21-1的累加器21在每個取樣周期把從減法器20得到的信號S20累加，并將它輸出至二進(jìn)制比較器22。加法器21-1將來自減法器20的信號S20與來自延遲電路21-2的延遲信號相加，并將得到的信號作為累加信號S21輸出至二進(jìn)制比較器22。延遲電路21-2產(chǎn)生將輸入信號例如延遲一個取樣周期的延遲信號，并將其輸出至加法器21-1。
二進(jìn)制比較器22把累加信號S21與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)累加信號S21大于基準(zhǔn)值時，輸出“+1”作為輸出信號，否則輸出“-1”作為輸出信號。來自二進(jìn)制比較器22的比較信號作為西格瑪-德爾他調(diào)制電路的輸出信號SOUT輸出，并輸入至延遲電路23。
延遲電路23產(chǎn)生將輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S23，該信號是“+1”或“-1”，并將它輸出至ROM24。
ROM24根據(jù)兩個值，即來自延遲電路23的延遲信號S23和由幅度控制信號SPA設(shè)定的幅度參數(shù)，選擇預(yù)先寫入表中的一個值，并輸出具有對應(yīng)于被選值的一個電平的轉(zhuǎn)換信號S24。
此處由幅度幅度控制信號SPA設(shè)定的幅度參數(shù)例如取兩個值，即“0”和“1”。在這種情況下，延遲電路23和幅度參數(shù)具有四種可能的組合。在本實施例中，根據(jù)這四種組合示于表1的值被分別寫入ROM24中。
表1
假設(shè)在表1中，Δ1和Δ2是常數(shù)，并且Δ1=k×Δ2(k=常數(shù))。
下面描述圖1所示的西格瑪-德爾他調(diào)制電路的工作過程。
在該西格瑪-德爾他調(diào)制電路中，來自ROM24的輸入信號SIN和轉(zhuǎn)換信號S24都輸入至減法器20。
應(yīng)注意的是，來自ROM24的轉(zhuǎn)換信號S24的符號是根據(jù)來自延遲電路23的延遲信號確定的。其幅度是根據(jù)由幅度控制信號SPA設(shè)定的幅度參數(shù)控制的。
減法器20從輸入信號SIN中減去調(diào)制信號S24，得到信號S20。然后在累加器21中對該信號進(jìn)行累加，并作為累加信號S21輸出至二進(jìn)制比較器22。
二進(jìn)制比較器22把累加信號S21與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)累加信號S21大于基準(zhǔn)值時，輸出“+1”作為輸出信號，否則輸出“-1”作為輸出信號。輸出信號還輸出至延遲電路23。
延遲電路23產(chǎn)生將輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S23，并將它輸出至ROM24。
ROM24根據(jù)輸入的延遲信號S23和由幅度控制信號SPA設(shè)定的幅度參數(shù)，并根據(jù)存儲在上述表中的常數(shù)，產(chǎn)生具有預(yù)定電平的轉(zhuǎn)換信號S24，并將轉(zhuǎn)換信號S24輸出至減法器20。
輸入轉(zhuǎn)換信號S24和輸出累加信號S21的電路稱為噪聲整形電路。本實施例中的整形電路包括具有由減法器20和累加器21實現(xiàn)的一階傳遞函數(shù)(一階延遲特性)的電路。
在該西格瑪-德爾他調(diào)制電路中，認(rèn)為減法器20、累加器21和延遲電路23是線性的。這就是說，當(dāng)輸入信號乘以一個常數(shù)時，輸出信號也乘以該常數(shù)。例如如表1所示，比較幅度參數(shù)是“0”和“1”的情況，在后一種情況下具有1/k的值的轉(zhuǎn)換信號S24被輸入至減法器20。注意一系列信號S20、S21、S22、S23和S24組成的回路，當(dāng)二進(jìn)制比較器22的基準(zhǔn)值設(shè)為“0”時，與比較信號S24變?yōu)?/k的情況等同，當(dāng)與輸出信號SOUT給出“0”作為幅度控制信號SPA時的情況等同時，輸入信號SIN乘以k。這就是說，由從“0”到“1”的幅度控制信號SPA設(shè)定的幅度參數(shù)的變化使得輸出信號SOUT的幅度乘以k。
如上所述，根據(jù)本實施例，ROM24根據(jù)來自延遲電路23的延遲信號S23和由幅度控制信號SPA設(shè)定的幅度參數(shù)控制轉(zhuǎn)換信號S24的幅度。減法器20對信號S24和輸入信號SIN作減法運算，并將減得的結(jié)果S20輸出至累加器21，累加器21產(chǎn)生累加信號S21，并輸入至二進(jìn)制比較器22。二進(jìn)制比較器22比較累加的結(jié)果S21和一個預(yù)定值，并根據(jù)比較的結(jié)果輸出西格瑪-德爾他調(diào)制電路的輸出信號SOUT。此外，輸出信號SOUT還輸出至延遲電路23，延遲電路23產(chǎn)生將輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S23，并將它輸出至ROM24。結(jié)果，根據(jù)所需幅度，對ROM24設(shè)定由幅度控制信號SPA設(shè)定的參數(shù)k，就能等同地將西格瑪-德爾他調(diào)制電路的輸出信號SOUT的幅度設(shè)為乘以k。因此，能夠?qū)崿F(xiàn)對幅度的控制，并且電路的體積小，結(jié)構(gòu)簡單。
應(yīng)注意的是，在以上描述中，幅度參數(shù)具有兩個值，例如“0”和“1”，它是在ROM24中根據(jù)幅度控制信號SPA設(shè)定的，然而，本實施例不限于此。利用幅度控制信號SPA可以設(shè)定兩個或兩個以上的參數(shù)。例如，通過幅度控制信號SPA設(shè)定多個參數(shù)，和根據(jù)作為所需幅度的反比的每個參數(shù)設(shè)定轉(zhuǎn)換信號S24，可以控制來自ROM24的轉(zhuǎn)換信號S24成為由幅度控制信號SPA設(shè)定的多個幅度。
第二實施例圖2是根據(jù)本發(fā)明的第二實施例的西格瑪-德爾他調(diào)制電路的電路圖。
如圖所示，本實施例的西格瑪-德爾他調(diào)制電路包括減法器30、積分器31、二進(jìn)制比較器32、延遲電路33和可變電壓頻率發(fā)生器34。這個西格瑪-德爾他調(diào)制電路的整體功能是作為模/數(shù)轉(zhuǎn)換器。
減法器30、積分器31和二進(jìn)制比較器32是數(shù)字型算術(shù)和邏輯單元。
減法器30從輸入信號SIN中減去轉(zhuǎn)換信號S34，得到信號S30，并將它輸出至積分器31。
積分器31將來自減法器30的信號S30積分，并將積分信號S31輸出至二進(jìn)制比較器32。
二進(jìn)制比較器32把累加信號S31與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)累加信號S31大于基準(zhǔn)值時，輸出“+1”作為輸出信號，否則輸出“-1”作為輸出信號。來自二進(jìn)制比較器32的比較信號作為西格瑪-德爾他調(diào)制電路的輸出信號SOUT輸出，并輸入至延遲電路33。
延遲電路33產(chǎn)生將輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S33，并將其輸出至可變電壓頻率發(fā)生器34。
可變電壓頻率發(fā)生器34根據(jù)來自延遲電路33的延遲信號S33的值，選擇絕對值相等的正電壓或負(fù)電壓，并根據(jù)由幅度控制信號SPA設(shè)定的幅度參數(shù)的值改變電壓的絕對值(幅度)。確定的電壓作為轉(zhuǎn)換信號S34輸出。
在第二實施例的西格瑪-德爾他調(diào)制電路中，例如當(dāng)來自延遲電路33的延遲信號S33是正的，并且由幅度控制信號SPA設(shè)定的參數(shù)的值等于k時，電壓為Δk的轉(zhuǎn)換信號S34被輸出至減法器30。然后，減法器30從輸入信號SIN中減去轉(zhuǎn)換信號S34。信號S30輸出至積分器31。在積分器31中對信號S30進(jìn)行積分，并且積分信號S31與二進(jìn)制比較器32中的預(yù)定基準(zhǔn)值進(jìn)行比較。結(jié)果，其符號是根據(jù)來自二進(jìn)制比較器32的積分信號S31確定的數(shù)字輸出信號SOUT被輸出。
另一方面，當(dāng)來自延遲電路33的延遲信號S33是負(fù)的，并且由幅度控制信號SPA設(shè)定的參數(shù)的值等于k時，電壓為-Δk的轉(zhuǎn)換信號S34被輸出至減法器30。然后，減法器30從輸入信號SIN中減去轉(zhuǎn)換信號S34。信號S30輸出至積分器31。在積分器31中對信號S30進(jìn)行積分，并且積分信號S31與二進(jìn)制比較器32中的預(yù)定基準(zhǔn)值進(jìn)行比較。
根據(jù)第二實施例的西格瑪-德爾他調(diào)制電路，以與第一實施例的西格瑪-德爾他調(diào)制電路相同的方式，通過改變由外部幅度控制信號SPA設(shè)定的幅度參數(shù)的值，例如，通過把從可變電壓頻率發(fā)生器34輸出的轉(zhuǎn)換信號S34的幅度的絕對值設(shè)為1/k，從西格瑪-德爾他調(diào)制電路輸出的調(diào)制信號的幅度，即來自二進(jìn)制比較器32的輸出信號SOUT的幅度，被乘以k輸出。
第三實施例圖3是根據(jù)本發(fā)明的第三實施例的西格瑪-德爾他調(diào)制電路的電路圖。
如圖所示，本實施例的西格瑪-德爾他調(diào)制電路包括減法器40a和40b、累加器41a和41b、二進(jìn)制比較器42、延遲電路43和ROM44。這個西格瑪-德爾他調(diào)制電路的整體功能是作為數(shù)/模轉(zhuǎn)換器。
減法器40a和40b、累加器41a和41b以及二進(jìn)制比較器42是數(shù)字型算術(shù)和邏輯單元。
本實施例中的噪聲整形電路包括具有由減法器40a和40b以及累加器41a和41b實現(xiàn)的第二傳遞函數(shù)特性的電路。
累加器41a和41b具有與第一實施例的累加器相同的結(jié)構(gòu)。每個累加器包括一個加法器和一個延遲電路。每個累加器在預(yù)定的時間間隔，例如一個取樣周期，對輸入信號進(jìn)行累加。
如圖3所示，減法器40a計算輸入信號SIN和來自ROM44的轉(zhuǎn)換信號S44之間的差信號S40a，并將結(jié)果輸出至累加器41a。累加器41a在每個取樣周期對差信號S40a進(jìn)行累加，并輸出第一累加信號S41a。
減法器40b計算第一累加信號S41a和來自ROM44的轉(zhuǎn)換信號S44之間的差信號S40b，并將結(jié)果輸出至第二累加器41b。累加器41b在每個取樣周期對差信號S40b進(jìn)行累加，并輸出第二累加信號S41b。
二進(jìn)制比較器42把第二累加信號S41b與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)?shù)诙奂有盘朣41b大于基準(zhǔn)值時，輸出“+1”作為輸出信號SOUT，當(dāng)?shù)诙奂有盘朣41b小于基準(zhǔn)值時，輸出“-1”作為西格瑪-德爾他調(diào)制電路的輸出信號SOUT。該輸出信號還輸入至延遲電路43。
延遲電路43產(chǎn)生將西格瑪-德爾他調(diào)制電路的輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S43，并將它輸出至ROM44。
本實施例的ROM44與第一實施例的ROM24具有類似的結(jié)構(gòu)。它根據(jù)來自延遲電路43的延遲信號S43和由幅度控制信號SPA設(shè)定的幅度參數(shù)的值，產(chǎn)生具有預(yù)定電平的轉(zhuǎn)換信號S44，并將該轉(zhuǎn)換信號輸出。
在本實施例中，噪聲整形電路具有第二傳遞函數(shù)特性，對來自外部的輸入信號SIN和來自ROM44的轉(zhuǎn)換信號S44進(jìn)行算術(shù)處理，并將結(jié)果作為第二累加信號S41b輸出。
二進(jìn)制比較器42把第二累加信號S41b與預(yù)定的基準(zhǔn)值進(jìn)行比較。根據(jù)比較結(jié)果輸出“+1”或“-1”的輸出信號SOUT。此外，輸出信號SOUT還輸入至延遲電路43，產(chǎn)生例如延遲一個取樣周期的延遲信號S43。延遲信號S43被輸入至ROM44。
ROM44根據(jù)由幅度控制信號SPA設(shè)定的幅度參數(shù)和延遲信號S43輸出電平被調(diào)整的轉(zhuǎn)換信號S44。
因此，根據(jù)所需幅度，對ROM44設(shè)定由幅度控制信號SPA設(shè)定的參數(shù)k，就能等同地將西格瑪-德爾他調(diào)制電路的輸出信號SOUT的幅度設(shè)為乘以k。因此，能夠?qū)崿F(xiàn)對幅度的控制，并且電路的體積小，結(jié)構(gòu)簡單。
第四實施例圖4是根據(jù)本發(fā)明的第四實施例的西格瑪-德爾他調(diào)制電路的電路圖。
如圖4所示，本實施例的西格瑪-德爾他調(diào)制電路包括減法器50a和50b、積分器51a和51b、二進(jìn)制比較器52、延遲電路53和可變電壓頻率發(fā)生器54。這個西格瑪-德爾他調(diào)制電路的整體功能是作為模/數(shù)轉(zhuǎn)換器。
減法器50a和50b、積分器51a和51b和二進(jìn)制比較器52是數(shù)字型算術(shù)和邏輯單元。
本實施例中的噪聲整形電路包括具有由減法器50a和50b以及積分器51a和51b實現(xiàn)的第二傳遞函數(shù)特性的電路。
積分器51a和51b將輸入信號積分，并將結(jié)果作為積分信號輸出。
如圖4所示，減法器50a計算輸入信號SIN和來自可變電壓頻率發(fā)生器54的轉(zhuǎn)換信號S54之間的差信號S50a，并將結(jié)果輸出至積分器51a。積分器51a對差信號S50a進(jìn)行積分，并輸出第一積分信號S51a。
減法器50b計算積分信號S51a和來自可變電壓頻率發(fā)生器54的轉(zhuǎn)換信號S54之間的差信號S50b，并將結(jié)果輸出至積分器51b。積分器51b對差信號S50b進(jìn)行累加，并輸出第二積分信號S51b。
二進(jìn)制比較器52把積分信號S51b與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)積分信號S51b大于基準(zhǔn)值時，輸出“+1”作為輸出信號SOUT，當(dāng)積分信號S51b小于基準(zhǔn)值時，輸出“-1”作為輸出信號SOUT。該輸出信號作為西格瑪-德爾他調(diào)制電路的輸出信號SOUT。
該輸出信號還輸入至延遲電路53。
延遲電路53產(chǎn)生將西格瑪-德爾他調(diào)制電路的輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S53，并將它輸出至可變電壓頻率發(fā)生器54。
第四實施例的可變電壓頻率發(fā)生器54與圖2中第二實施例的可變電壓頻率發(fā)生器34具有相同的結(jié)構(gòu)和功能。它根據(jù)來自延遲電路53的延遲信號S53和由幅度控制信號SPA設(shè)定的幅度參數(shù)的值輸出具有預(yù)定電平的轉(zhuǎn)換信號S54。
在第四實施例中，噪聲整形電路具有第二傳遞函數(shù)特性，對來自外部的輸入信號SIN和來自可變電壓頻率發(fā)生器54的轉(zhuǎn)換信號S54進(jìn)行算術(shù)處理，并將結(jié)果作為積分信號S51b輸出。
二進(jìn)制比較器52把積分信號S51b與預(yù)定的基準(zhǔn)值進(jìn)行比較。根據(jù)比較結(jié)果輸出“+1”或“-1”的輸出信號SOUT。此外，輸出信號SOUT還輸入至延遲電路53，產(chǎn)生例如延遲一個取樣周期的延遲信號S53。延遲信號S53被輸入至可變電壓頻率發(fā)生器54。
可變電壓頻率發(fā)生器54根據(jù)由幅度控制信號SPA設(shè)定的幅度參數(shù)和延遲信號S53輸出電平被調(diào)整的轉(zhuǎn)換信號S54。
因此，根據(jù)所需幅度對可變電壓頻率發(fā)生器54設(shè)定參數(shù)k，幅度控制信號SPA就能等同地將西格瑪-德爾他調(diào)制電路的輸出信號SOUT的幅度設(shè)為乘以k。因此，能夠?qū)崿F(xiàn)對幅度的控制，并且電路的體積小，結(jié)構(gòu)簡單。
第五實施例圖5是根據(jù)本發(fā)明的第五實施例的西格瑪-德爾他調(diào)制電路的電路圖。
如圖5所示，本實施例的西格瑪-德爾他調(diào)制電路包括減法器60a、60b和60c、累加器61a、61b和61c、乘法器67a、67b和67c、二進(jìn)制比較器62、延遲電路63和ROM64。這個西格瑪-德爾他調(diào)制電路的整體功能是作為數(shù)/模轉(zhuǎn)換器。
減法器60a、60b和60c、累加器61a、61b和61c、乘法器67a、67b和67c以及二進(jìn)制比較器62是數(shù)字型算術(shù)和邏輯單元。
第五實施例中的噪聲整形電路包括具有由減法器60a、60b和60c、累加器61a、61b和61 c以及乘法器67a、67b和67c實現(xiàn)的第三傳遞函數(shù)特性的電路。
累加器61a、61b和61c具有與第一實施例的累加器21相同的結(jié)構(gòu)。每個累加器包括一個加法器和一個延遲電路。累加器61a、61b和61c在預(yù)定的時間間隔，例如一個取樣周期，對輸入信號進(jìn)行累加。
乘法器67a、67b和67c將來自ROM 64的轉(zhuǎn)換信號S64與從外部輸入的電平調(diào)整信號Sa、Sb和Sc設(shè)定的參數(shù)相乘，產(chǎn)生乘得的結(jié)果S67a、S67b和S67c，它們分別輸出至減法器60a、60b和60c。
如圖5所示，減法器60a計算輸入信號SIN和來自乘法器67a的乘得的信號S67a之間的差信號S60a，并將結(jié)果輸出至累加器61a。累加器61a在每個取樣周期對差信號S60a進(jìn)行累加，并輸出累加信號S61a。
減法器60b計算累加信號S61a和來自乘法器67b的乘得的信號S67b之間的差信號S60b，并將結(jié)果輸出至累加器61b。累加器61b在每個取樣周期對差信號S60b進(jìn)行累加，并輸出累加信號S61b。
減法器60c計算累加信號S61c和來自乘法器67c的乘得的信號S67c之間的差信號S60c，并將結(jié)果輸出至累加器61c。累加器61c在每個取樣周期對差信號S60c進(jìn)行累加，并輸出累加信號S61c。
二進(jìn)制比較器62把累加信號S61c與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)累加信號S61c大于基準(zhǔn)值時，輸出“+1”作為輸出信號SOUT，當(dāng)累加信號S61c小于基準(zhǔn)值時，輸出“-1”作為西格瑪-德爾他調(diào)制電路的輸出信號SOUT。該輸出信號還輸入至延遲電路63。
延遲電路63產(chǎn)生將西格瑪-德爾他調(diào)制電路的輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S63，并將它輸出至ROM64。
第五實施例的ROM64與第一實施例的ROM24具有相同的結(jié)構(gòu)和功能。它根據(jù)來自延遲電路63的延遲信號S63和由幅度控制信號SPA設(shè)定的幅度參數(shù)的值，產(chǎn)生具有預(yù)定電平的轉(zhuǎn)換信號S64，并將該轉(zhuǎn)換信號輸出。
在第五實施例中，噪聲整形電路具有第三傳遞函數(shù)特性，對來自外部的輸入信號SIN和來自ROM64的轉(zhuǎn)換信號S64進(jìn)行算術(shù)處理，并將結(jié)果作為累加信號S61c輸出。
二進(jìn)制比較器62把累加信號S61c與預(yù)定的基準(zhǔn)值進(jìn)行比較。根據(jù)比較結(jié)果輸出“+1”或“-1”的輸出信號SOUT。此外，輸出信號SOUT還輸入至延遲電路63，產(chǎn)生例如延遲一個取樣周期的延遲信號S63。延遲信號S63被輸入至ROM64。
ROM64根據(jù)由幅度控制信號SPA設(shè)定的幅度參數(shù)和延遲信號S63輸出電平被調(diào)整的轉(zhuǎn)換信號S64。
因此，根據(jù)所需幅度，對ROM64設(shè)定由幅度控制信號SPA設(shè)定的參數(shù)k，就能等同地將西格瑪-德爾他調(diào)制電路的輸出信號SOUT的幅度設(shè)為乘以k。因此，能夠?qū)崿F(xiàn)對幅度的控制，并且電路的體積小，結(jié)構(gòu)簡單。
第六實施例圖6是根據(jù)本發(fā)明的第六實施例的西格瑪-德爾他調(diào)制電路的電路圖。
如圖6所示，本實施例的西格瑪-德爾他調(diào)制電路包括減法器70a、70b和70c、積分器71a、71b和71c、乘法器67a、67b和67c、二進(jìn)制比較器72、延遲電路73和可變電壓頻率發(fā)生器74。這個西格瑪-德爾他調(diào)制電路的整體功能是作為模/數(shù)轉(zhuǎn)換器。
減法器70a、70b和70c、積分器71a、71b和71c、乘法器67a、67b和67c以及二進(jìn)制比較器72是數(shù)字型算術(shù)和邏輯單元。
本實施例中的噪聲整形電路包括具有由減法器70a、70b和70c、積分器71a、71b和71c、以及乘法器67a、67b和67c實現(xiàn)的第二傳遞函數(shù)特性的電路。
積分器71a、71b和71c將輸入信號積分，并將結(jié)果作為積分信號輸出。
乘法器67a、67b和67c將來自可變電壓頻率發(fā)生器74的轉(zhuǎn)換信號S74與從外部輸入的電平調(diào)整信號Sa、Sb和Sc設(shè)定的參數(shù)相乘，產(chǎn)生乘得的結(jié)果S67a、S67b和S67c，它們分別輸出至減法器70a、70b和70c。
如圖6所示，減法器70a計算輸入信號SIN和來自乘法器67a的乘得的信號S67a之間的差信號S70a，并將結(jié)果輸出至積分器71a。積分器71a對差信號S70a進(jìn)行積分，并輸出積分信號S71a。
減法器70b計算輸入信號SIN和來自乘法器67b的乘得的信號S67b之間的差信號S70b，并將結(jié)果輸出至積分器71b。積分器71b對差信號S70b進(jìn)行積分，并輸出積分信號S71b。
減法器70c計算輸入信號SIN和來自乘法器67c的乘得的信號S67c之間的差信號S70c，并將結(jié)果輸出至積分器71c。積分器71c對差信號S70c進(jìn)行積分，并輸出積分信號S71c。
二進(jìn)制比較器72把積分信號S71c與預(yù)定的基準(zhǔn)值進(jìn)行比較。當(dāng)積分信號S71c大于基準(zhǔn)值時，輸出“+1”作為輸出信號SOUT，當(dāng)積分信號S71c小于基準(zhǔn)值時，輸出“-1”作為輸出信號SOUT。該輸出信號作為西格瑪-德爾他調(diào)制電路的輸出信號SOUT。
該輸出信號還輸入至延遲電路73。
延遲電路73產(chǎn)生將西格瑪-德爾他調(diào)制電路的輸出信號SOUT經(jīng)過延遲一個取樣周期后得到的延遲信號S73，并將它輸出至可變電壓頻率發(fā)生器74。
第六實施例的可變電壓頻率發(fā)生器74與圖2中第二實施例的可變電壓頻率發(fā)生器34具有相同的結(jié)構(gòu)和功能。它根據(jù)來自延遲電路73的延遲信號S73和由幅度控制信號SPA設(shè)定的幅度參數(shù)的值輸出具有預(yù)定電平的轉(zhuǎn)換信號S74。
在本實施例中，噪聲整形電路具有第三傳遞函數(shù)特性，對來自外部的輸入信號SIN和來自可變電壓頻率發(fā)生器74的轉(zhuǎn)換信號S74進(jìn)行算術(shù)處理，并將結(jié)果作為積分信號S71c輸出。
二進(jìn)制比較器72把積分信號S71c與預(yù)定的基準(zhǔn)值進(jìn)行比較。根據(jù)比較結(jié)果輸出“+1”或“-1”的輸出信號SOUT。此外，輸出信號SOUT還輸入至延遲電路73，產(chǎn)生例如延遲一個取樣周期的延遲信號S73。延遲信號S73被輸入至可變電壓頻率發(fā)生器74。
可變電壓頻率發(fā)生器74根據(jù)由幅度控制信號SPA設(shè)定的幅度參數(shù)和延遲信號S73輸出電平被調(diào)整的轉(zhuǎn)換信號S74。
因此，根據(jù)所需幅度對可變電壓頻率發(fā)生器74設(shè)定參數(shù)k，幅度控制信號SPA就能等同地將西格瑪-德爾他調(diào)制電路的輸出信號SOUT的幅度設(shè)為乘以k。因此，能夠?qū)崿F(xiàn)對幅度的控制，并且電路的體積小，結(jié)構(gòu)簡單。
應(yīng)注意的是，雖然以上結(jié)合第一、第二和第三噪聲整形電路和二進(jìn)制比較器描述了本發(fā)明的實施例，但是本發(fā)明不限于此，本發(fā)明可以采用更高級的噪聲整形電路和N-ary比較器(N是大于等于2的整數(shù))。
如上所述，本發(fā)明的優(yōu)點是西格瑪-德爾他調(diào)制電路具有調(diào)整幅度的功能，并且電路的體積小，結(jié)構(gòu)簡單。
權(quán)利要求
1．一種西格瑪-德爾他調(diào)制器包括一個接收輸入信號的計算裝置；一個累加裝置，用于累加來自所述計算裝置的信號；一個比較裝置，用于將來自所述累加裝置的累加信號與預(yù)定值進(jìn)行比較，并輸出調(diào)制信號，該信號是有限的，多個值中的任何一個值是根據(jù)所述輸入信號的電平確定的；一個延遲裝置，用于將所述調(diào)制信號延遲一個預(yù)定的時間；以及一個轉(zhuǎn)換裝置，用于將來自所述延遲裝置的延遲信號轉(zhuǎn)換成轉(zhuǎn)換信號，其中所述轉(zhuǎn)換信號是根據(jù)任意設(shè)定的一個參數(shù)轉(zhuǎn)換的，所述計算裝置以預(yù)定方式計算所述輸入信號和所述轉(zhuǎn)換信號，并將計算信號輸出至所述累加裝置。
2．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述計算裝置從所述輸入信號中減去所述轉(zhuǎn)換信號。
3．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述計算裝置包括第一減法裝置，用于從所述輸入信號中減去所述轉(zhuǎn)換信號，并輸出第一減法信號；第一累加裝置，用于累加所述第一減法信號，并輸出第一累加信號；以及第二減法裝置，用于從所述第一累加信號中減去所述轉(zhuǎn)換信號。
4．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述計算裝置包括多個串聯(lián)的電路裝置，每個電路裝置包括一個電平調(diào)整裝置，用于根據(jù)一個預(yù)定的常數(shù)調(diào)整所述轉(zhuǎn)換信號；第一減法裝置，用于從所述輸入信號中減去所述經(jīng)調(diào)整的轉(zhuǎn)換信號；一個累加裝置，用于累加所述減法信號，并將累加結(jié)果作為累加信號輸出；并且其中所述西格瑪-德爾他調(diào)制器還包括第二減法裝置，用于從來自所述多個串聯(lián)電路裝置的最后一級的輸出信號中減去所述電平調(diào)整轉(zhuǎn)換信號。
5．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述轉(zhuǎn)換裝置包括一個乘法裝置，用于將所述延遲信號與由提供給所述轉(zhuǎn)換裝置的所述參數(shù)確定的常數(shù)相乘，并輸出乘法信號。
6．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述轉(zhuǎn)換裝置包括一個邏輯處理裝置，用于采用第一邏輯處理方法處理所述延遲信號，采用第二邏輯處理方法處理所述參數(shù)，和輸出作為所述第一和第二處理方法的結(jié)果的輸出數(shù)據(jù)。
7．根據(jù)權(quán)利要求6的西格瑪-德爾他調(diào)制器，其特征在于所述邏輯處理裝置包括一個存儲裝置，用于以表的方式存儲數(shù)據(jù)，其中所述輸出數(shù)據(jù)是以所述延遲信號和所述參數(shù)的表鎖定方式確定的。
8．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述轉(zhuǎn)換裝置包括一個可變電壓提供裝置，用于根據(jù)所述參數(shù)控制所處延遲信號和根據(jù)所述參數(shù)提供具有可變電平的所述轉(zhuǎn)換信號。
9．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述輸入信號是數(shù)字信號，其中所述累加裝置包括一個數(shù)字累加器，用于在預(yù)定的時間間隔累加所述計算信號。
10．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述輸入信號是模擬信號，其中所述累加裝置包括一個模擬積分器，用于對所述計算信號積分。
11．根據(jù)權(quán)利要求1的西格瑪-德爾他調(diào)制器，其特征在于所述計算裝置、所述累加裝置、所述比較裝置、所述延遲裝置和所述轉(zhuǎn)換裝置是按照一個預(yù)定的取樣周期操作的。
12．根據(jù)權(quán)利要求11的西格瑪-德爾他調(diào)制器，其特征在于所述調(diào)制器還包括一個取樣裝置，用于對所述輸入信號進(jìn)行取樣，并向所述計算裝置輸出取樣結(jié)果。
13．根據(jù)權(quán)利要求12的西格瑪-德爾他調(diào)制器，其特征在于所述延遲時間是由所述取樣周期確定的。
14．根據(jù)權(quán)利要求12的西格瑪-德爾他調(diào)制器，其特征在于所述累加裝置包括一個加法裝置和一個延遲裝置，所述加法裝置將來自所述計算裝置的所述計算信號和來自所述延遲裝置的延遲信號相加，所述延遲裝置將所述加法裝置加得的信號延遲一個預(yù)定的取樣時間，并將結(jié)果輸出至所述加法裝置。
全文摘要
一種西格瑪－德爾他調(diào)制器包括:接收輸入信號的計算裝置;累加裝置;比較裝置,用于將來自累加裝置的累加信號與預(yù)定值進(jìn)行比較,并輸出調(diào)制信號,該信號是有限的,多個值中的任何值是根據(jù)輸入信號的電平確定的;將調(diào)制信號延遲預(yù)定的時間的延遲裝置;以及轉(zhuǎn)換裝置,用于將來自延遲裝置的延遲信號轉(zhuǎn)換成轉(zhuǎn)換信號,其中轉(zhuǎn)換信號是根據(jù)任意設(shè)定的參數(shù)轉(zhuǎn)換的,計算裝置以預(yù)定方式計算輸入信號和轉(zhuǎn)換信號,并將計算信號輸出至累加裝置。
文檔編號H03M3/02GK1211109SQ9811559
公開日1999年3月17日 申請日期1998年7月2日 優(yōu)先權(quán)日1997年7月2日
發(fā)明者高向英治 申請人:索尼公司