專利名稱：鎖相電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及跟蹤輸入信號(hào)相位的鎖相電路。
背景技術(shù)：
過(guò)去，在VTR裝置和盤再生裝置等的同步信號(hào)和時(shí)鐘信號(hào)的提取中，使用鎖相環(huán)(PLLPhase-Locked Loop)電路。
該鎖相環(huán)是用來(lái)得到其相位和頻率與基準(zhǔn)信號(hào)同步的輸出的電路，是如
圖1所示那樣具有比較兩個(gè)信號(hào)的相位關(guān)系并輸出的相位比較器251、用于提取相位比較器251的低頻成分的低通濾波器和使共振頻率隨該低通濾波器的輸出而變化的壓控振蕩電路(VCOVoltageControlled Oscillator)256的頻率反饋電路。
在圖1中，從輸入端子258輸入頻率為fin的基準(zhǔn)信號(hào)，并送入相位比較器251的REF輸入端子。此外，在相位比較器251中，從VCO256來(lái)的頻率為fout的VCO輸出基準(zhǔn)信號(hào)經(jīng)分頻電路257送入VER輸入端子。
相位比較器251將上述基準(zhǔn)信號(hào)的相位與上述分頻電路257的輸出信號(hào)的相位比較，若上述基準(zhǔn)信號(hào)的相位超前，使比較結(jié)果從U端子輸出，若上述分頻電路257的輸出信號(hào)的相位超前，使比較結(jié)果從V端子輸出。
此外，分別設(shè)置電阻252、253，電阻252的一端與U端子連接，另一端與VCO256連接，電阻253的一端與V端子連接，另一端與VCO256連接。進(jìn)而，設(shè)置電阻254，使其一端與電阻252、253的輸出側(cè)連接，另一端與電容255連接，電容255的另一端接地。
由這些電阻252、253、254和電容255形成低通濾波器。
該低通濾波器將上述比較結(jié)果的高頻成分濾掉，將直流成分送至VCO256。
VCO256根據(jù)上述直流成分的輸入，以頻率fvco振蕩并輸出。再有，該頻率fvco＝fin×N。該頻率為fvco的振蕩輸出送給輸出端子259和分頻電路257。
分頻電路257對(duì)上述頻率為fvco的振蕩輸出進(jìn)行N分之1分頻，即使其變成頻率為fin的基準(zhǔn)信號(hào)，并送至相位比較器251的VER輸入端子。
在這樣構(gòu)成的鎖相環(huán)中，上述VCO輸出信號(hào)便成為始終以固定的頻率與上述基準(zhǔn)信號(hào)同步的信號(hào)。
再有，還存在使上述相位比較器251和VCO256門陣列化或集成化(ICIntegrated Circuit)了的專用IC，將其小型化并廣泛地使用。
但是，上述相位比較器251是如圖3所示那樣由邏輯電路組合而成的。此外，圖7示出該基準(zhǔn)數(shù)據(jù)(REF)、輸入數(shù)據(jù)(VER)和其它各數(shù)據(jù)的時(shí)序圖。
在圖3中，從輸入數(shù)據(jù)的上升沿開(kāi)始到下一個(gè)基準(zhǔn)數(shù)據(jù)的上升沿為止輸出ND數(shù)據(jù)，從基準(zhǔn)數(shù)據(jù)的上升沿開(kāi)始到下一個(gè)輸入數(shù)據(jù)的上升沿為止輸出NU數(shù)據(jù)。上述ND數(shù)據(jù)和NU數(shù)據(jù)是利用上述相位比較器251生成并輸出的。
因此，當(dāng)用于輸出上述ND數(shù)據(jù)和上述NU數(shù)據(jù)的相位比較器是圖2所示那樣的結(jié)構(gòu)時(shí)，從輸入到輸出有各種各樣的環(huán)路和反饋，各自在IC內(nèi)的延遲有時(shí)是不對(duì)稱的。
例如，將從REF輸入端子201來(lái)的基準(zhǔn)信號(hào)直接輸入到初級(jí)OR電路203的一個(gè)輸入端子上，而將例如從反相器213來(lái)的輸出送到另一個(gè)端子。在這兩個(gè)信號(hào)之間至少產(chǎn)生相當(dāng)3級(jí)延遲量的差。
這樣，輸入各邏輯電路的2個(gè)信號(hào)的延遲量各不相同的情況很多，這樣的延遲量之差會(huì)引起例如圖3時(shí)序圖的NU數(shù)據(jù)和ND數(shù)據(jù)的所謂‘胡須’部分，恐怕會(huì)因此而產(chǎn)生PLL電路整體的誤動(dòng)作。
此外，也可以在考慮上述延遲量之后再進(jìn)行布線，但特別為此而進(jìn)行的門陣列內(nèi)的布線設(shè)計(jì)是困難的。
因此，本發(fā)明是鑒于上述實(shí)際情況而提出的，其目的在于提供一種結(jié)構(gòu)簡(jiǎn)單，不會(huì)產(chǎn)生電路整體的誤動(dòng)作的鎖相電路。
發(fā)明的公開(kāi)與本發(fā)明有關(guān)的鎖相電路是跟蹤輸入信號(hào)相位的鎖相電路，其特征在于，具有相位比較器，與規(guī)定的時(shí)鐘信號(hào)同步將輸入的基準(zhǔn)信號(hào)和作為比較對(duì)象輸入的輸入信號(hào)的相位進(jìn)行比較，由此去解決上述問(wèn)題。
若按照上述鎖相電路，因2個(gè)輸入信號(hào)、即基準(zhǔn)信號(hào)和輸入信號(hào)的相位比較是與規(guī)定的時(shí)鐘信號(hào)同步進(jìn)行的，故上述相位比較的結(jié)果所得到的比較數(shù)據(jù)按照規(guī)定的周期輸出。
附圖的簡(jiǎn)單說(shuō)明圖1是表示先有的鎖相電路的概略框圖。
圖2是表示上述鎖相電路所用的相位比較器的具體例的框圖。
圖3是表示上述相位比較器輸入輸出的各數(shù)據(jù)的時(shí)序圖。
圖4是表示本發(fā)明的鎖相電路所用的相位比較器的具體結(jié)構(gòu)例的方框電路圖。
圖5是表示圖4所示的相位比較器所用的邊沿檢測(cè)部分的具體結(jié)構(gòu)例的方框電路圖。
圖6是表示圖4所示的相位比較器輸入輸出的各數(shù)據(jù)的時(shí)序圖。
圖7是表示本發(fā)明的鎖相環(huán)電路的一個(gè)應(yīng)用例的方框電路圖。
實(shí)施本發(fā)明的最佳形態(tài)下面，參照附圖詳細(xì)說(shuō)明實(shí)施本發(fā)明的最佳形態(tài)。
與本發(fā)明有關(guān)的鎖相電路是跟蹤輸入信號(hào)相位的鎖相電路，其特征在于，具有例如如圖4所示那樣的結(jié)構(gòu)的相位比較器150，與規(guī)定的時(shí)鐘信號(hào)同步進(jìn)行輸入的基準(zhǔn)信號(hào)和作為比較對(duì)象的輸入信號(hào)的相位比較。
上述相位比較器150具有第1檢測(cè)部154和第2檢測(cè)部155，第1檢測(cè)部與上述時(shí)鐘信號(hào)同步檢測(cè)根據(jù)上述基準(zhǔn)信號(hào)得到的基準(zhǔn)數(shù)據(jù)(REF)的上升沿部分，第2檢測(cè)部與上述時(shí)鐘信號(hào)同步檢測(cè)根據(jù)上述輸入信號(hào)得到的輸入數(shù)據(jù)(VER)的上升沿部分。
此外，如圖5所示，上述第1、第2檢測(cè)部154、155具有根據(jù)上述時(shí)鐘信號(hào)(CK)存儲(chǔ)上述基準(zhǔn)數(shù)據(jù)或輸入數(shù)據(jù)(DATA)并輸出的作為第1邏輯電路的D觸發(fā)器(Flipflop)184；根據(jù)上述動(dòng)作時(shí)鐘的輸入存儲(chǔ)上述D觸發(fā)器184的輸出數(shù)據(jù)并輸出的作為第2邏輯電路的D觸發(fā)器185；根據(jù)上述動(dòng)作時(shí)鐘的輸入存儲(chǔ)上述D觸發(fā)器185的輸出數(shù)據(jù)并輸出的作為第3邏輯電路的D觸發(fā)器186；使上述D觸發(fā)器185的輸出數(shù)據(jù)的狀態(tài)和上述D觸發(fā)器186的輸出數(shù)據(jù)反相輸入并進(jìn)行AND動(dòng)作的第4邏輯電路187。
因此，在圖4中，從REF端子151輸入的基準(zhǔn)數(shù)據(jù)送至第1檢測(cè)部154。該基準(zhǔn)數(shù)據(jù)如下述具體例所示那樣，例如是從REF端子151輸入的頻率為96Hz的基準(zhǔn)數(shù)據(jù)。
此外，在第1檢測(cè)部154中，另外還從CK輸入端子153輸入時(shí)鐘信號(hào)，按照該動(dòng)作時(shí)鐘的輸入檢測(cè)上述基準(zhǔn)數(shù)據(jù)的上升沿，作為該檢測(cè)數(shù)據(jù)的第1邊沿?cái)?shù)據(jù)(P-EDG)送至第1邊沿輸出端子(REF-EDG)156、第1AND電路160、第1JK觸發(fā)器163的J端子和第1反相器159。
再有，該時(shí)鐘信號(hào)的頻率(未圖示)處于在各數(shù)據(jù)的輸出端設(shè)置的低通濾波器的通帶之外。例如，如下述具體例所示，是1.764MHz。因此，不用擔(dān)心會(huì)產(chǎn)生量化誤差。
此外，從VER輸入端子152輸入的輸入數(shù)據(jù)送至第2檢測(cè)部155。該輸入數(shù)據(jù)也與上述基準(zhǔn)數(shù)據(jù)一樣，具有96Hz的頻率。
此外，在第2檢測(cè)部155中，另外還從CK輸入端子153輸入時(shí)鐘信號(hào)，按照該動(dòng)作時(shí)鐘的輸入檢測(cè)出上述基準(zhǔn)數(shù)據(jù)的上升沿，作為該檢測(cè)數(shù)據(jù)的第2邊沿?cái)?shù)據(jù)(P-EDG)送至第2邊沿輸出端子(REF-EDG)157、第2AND電路161、第2JK觸發(fā)器162的J端子和第2反相器158。
在此，上述第1反相器159將輸入的第1邊沿?cái)?shù)據(jù)反相后送至第2AND電路161，上述第2反相器158將輸入的第2邊沿?cái)?shù)據(jù)反相后送至第1AND電路160。
第1AND電路160根據(jù)上述第1邊沿?cái)?shù)據(jù)、上述第2邊沿?cái)?shù)據(jù)的反相數(shù)據(jù)和下述第1JK觸發(fā)器163的第1邊沿狀態(tài)數(shù)據(jù)，只有當(dāng)所有的數(shù)據(jù)為“1”時(shí)才將“1”的數(shù)據(jù)輸出給第2JK觸發(fā)器162的K端子，在其余的情況下，將“0”的數(shù)據(jù)送給該K端子。
此外，第2AND電路161根據(jù)上述第2邊沿?cái)?shù)據(jù)、上述第1邊沿?cái)?shù)據(jù)的反相數(shù)據(jù)和下述第2JK觸發(fā)器162的第2邊沿狀態(tài)數(shù)據(jù)，只有當(dāng)所有的數(shù)據(jù)為“1”時(shí)才將“1”的數(shù)據(jù)輸出給第1JK觸發(fā)器163的K端子，在其余的情況下，將“0”的數(shù)據(jù)送給該K端子。
第1JK觸發(fā)器163按照從上述CK端子153所送的動(dòng)作時(shí)鐘的輸入、根據(jù)送往J端子和K端子的輸入數(shù)據(jù)，將上述輸入數(shù)據(jù)的相位和上述基準(zhǔn)數(shù)據(jù)的相位進(jìn)行比較，作為比較結(jié)果得到相位差、特別是輸入數(shù)據(jù)的相位比基準(zhǔn)數(shù)據(jù)的相位延遲了一些的延遲量。作為該比較結(jié)果的ND數(shù)據(jù)送往第2AND電路160、通過(guò)第3反相器165進(jìn)行‘負(fù)邏輯’輸入的AND動(dòng)作的第3邏輯電路167、第4邏輯電路166和ND輸出端子172。
第2JK觸發(fā)器162按照從上述CK輸入端子153送的時(shí)鐘信號(hào)，根據(jù)送往J端子和K端子的輸入數(shù)據(jù)，將上述輸入數(shù)據(jù)的相位和上述基準(zhǔn)數(shù)據(jù)的相位進(jìn)行比較，作為比較結(jié)果得到相位差、特別是輸入數(shù)據(jù)的相位比基準(zhǔn)數(shù)據(jù)的相位延遲了一些的延遲量。作為該比較結(jié)果的NU數(shù)據(jù)送往第1AND電路161、經(jīng)第4反相器164的第4邏輯電路166、第3邏輯電路167和NU輸出端子170。
即，ND數(shù)據(jù)相當(dāng)于上述輸入數(shù)據(jù)的相位相對(duì)上述基準(zhǔn)數(shù)據(jù)的相位的延遲量，此外，NU數(shù)據(jù)相當(dāng)于上述輸入數(shù)據(jù)的相位相對(duì)上述基準(zhǔn)數(shù)據(jù)的相位的超前量。
第3反相器165將上述第1JK觸發(fā)器163來(lái)的比較結(jié)果反相并輸出至第3邏輯電路167。此外，第4反相器164將上述第2JK觸發(fā)器162來(lái)的比較結(jié)果反相并輸出至第4邏輯電路166。
第3邏輯電路167和第4邏輯電路166都是進(jìn)行負(fù)邏輯輸入AND動(dòng)作的電路。
因此，第3邏輯電路167在NU數(shù)據(jù)為“1”且ND數(shù)據(jù)為“0”時(shí)向三態(tài)門緩沖器169輸出“1”，其余的情況輸出“0”。再有，該“1”或“0”的輸出成為三態(tài)門緩沖器169的開(kāi)/關(guān)控制信號(hào)。
此外，第4邏輯電路166在NU數(shù)據(jù)為“0”且ND數(shù)據(jù)為“1”時(shí)向三態(tài)門緩沖器168輸出“1”，其余的情況輸出“0”。再有，該“1”或“0”的輸出成為三態(tài)門緩沖器168的開(kāi)/關(guān)控制信號(hào)。
三態(tài)緩沖器169在上述第3邏輯電路167的輸出是“1”時(shí)，向三態(tài)門輸出(TRI-D)端子173輸出規(guī)定電壓、例如接地電壓(GND)的電平，是“0”時(shí)，則成為浮置狀態(tài)。
此外，三態(tài)緩沖器168在上述第4邏輯電路166的輸出是“1”時(shí)，向三態(tài)門輸出(TRI-U)端子171輸出規(guī)定電壓、例如電壓(Vcc)的電平，是“0”時(shí)，則成為浮置狀態(tài)。
在圖4所示的相位比較器中，因第1檢測(cè)部154、第2檢測(cè)部155和第1/第2JK觸發(fā)器163、162是根據(jù)規(guī)定的時(shí)鐘信號(hào)進(jìn)行數(shù)據(jù)的輸出動(dòng)作的，故不會(huì)出現(xiàn)基于由構(gòu)成環(huán)路或反饋的部分引起的延遲量的差所產(chǎn)生的NU數(shù)據(jù)和ND數(shù)據(jù)間的相位差以及2個(gè)三態(tài)門邏輯輸出之間的相位差。
下面，說(shuō)明上述第1/第2檢測(cè)部154、155。
在上述第1/第2檢測(cè)部154、155中，如圖5所示，從REF/VER輸入端子181送來(lái)的基準(zhǔn)/輸入數(shù)據(jù)送往D觸發(fā)器184的D端子。
此外，從CK輸入端子182送來(lái)的時(shí)鐘信號(hào)分別送往D觸發(fā)器185和D觸發(fā)器186。進(jìn)而，經(jīng)反相器183反相了的時(shí)鐘信號(hào)送往D觸發(fā)器184。
D觸發(fā)器184根據(jù)反相器183來(lái)的上述反相了的時(shí)鐘信號(hào)將上述基準(zhǔn)/輸入數(shù)據(jù)送往D觸發(fā)器185。
D觸發(fā)器185根據(jù)上述輸入的時(shí)鐘信號(hào)，將上述D觸發(fā)器184來(lái)的輸出、即上述基準(zhǔn)/輸入數(shù)據(jù)送往D觸發(fā)器186和第4邏輯電路187。
D觸發(fā)器186根據(jù)上述輸入的時(shí)鐘信號(hào)，將上述D觸發(fā)器185來(lái)的輸出、即上述基準(zhǔn)/輸入數(shù)據(jù)送往第4邏輯電路187。
第4邏輯電路187只有當(dāng)D觸發(fā)器185的輸出是“1”、同時(shí)D觸發(fā)器186的輸出是“0”時(shí)才向邊沿?cái)?shù)據(jù)(P-EDG)輸出端子188輸出“1”。再有，這時(shí)的輸出數(shù)據(jù)是上述第1/第2邊沿?cái)?shù)據(jù)。
在圖5所示構(gòu)成的第1/第2檢測(cè)部154、155中，各D觸發(fā)器的輸出是根據(jù)規(guī)定的時(shí)鐘動(dòng)作的。因而，送往第4邏輯電路187的2個(gè)輸入數(shù)據(jù)同時(shí)與上述時(shí)鐘信號(hào)同步輸出。
這里，圖6是示出上述比較器150的各輸出的時(shí)序圖。
在圖6中，VER表示上述輸入數(shù)據(jù)，REF表示上述基準(zhǔn)數(shù)據(jù)，CK表示上述時(shí)鐘信號(hào)，NU表示上述NU數(shù)據(jù)，ND表示上述ND數(shù)據(jù)，VER-EDG表示上述第2邊沿(VER-EDG)輸出端子157來(lái)的上述第2邊沿?cái)?shù)據(jù)，REF-EDG表示上述第1邊沿(REF-EDG)輸出端子156來(lái)的上述第1邊沿?cái)?shù)據(jù)，TRI-U表示上述三態(tài)門輸出(TRI-U)端子171來(lái)的三態(tài)門邏輯輸出，TRI-D表示上述三態(tài)門輸出(TRI-D)端子173來(lái)的三態(tài)門邏輯輸出，在上述相位比較器中，如圖6所示，從輸入數(shù)據(jù)(VER)的上升沿開(kāi)始只延遲時(shí)鐘信號(hào)的半個(gè)周期便輸出第2邊沿?cái)?shù)據(jù)(VER-EDG)，同樣，從基準(zhǔn)數(shù)據(jù)(REF)的上升沿開(kāi)始只延遲時(shí)鐘信號(hào)的半個(gè)周期便輸出第1邊沿?cái)?shù)據(jù)(REF-EDG)。
此外，只有當(dāng)?shù)?邊沿?cái)?shù)據(jù)(REF-EDG)的輸出比第2邊沿?cái)?shù)據(jù)(VER-EDG)還早、即基準(zhǔn)數(shù)據(jù)(REF)比輸入數(shù)據(jù)(VER)的相位超前時(shí)，才輸出“0”的NU數(shù)據(jù)，其余情況則輸出“1”的NU數(shù)據(jù)，進(jìn)而，只有當(dāng)輸出“0”的NU數(shù)據(jù)時(shí)，作為三態(tài)門的邏輯輸出(TRI-U)才輸出上述電壓(Vcc)的電平。
同樣，只有當(dāng)?shù)?邊沿?cái)?shù)據(jù)(VER-EDG)的輸出比第1邊沿?cái)?shù)據(jù)(REF-EDG)還早、即基準(zhǔn)數(shù)據(jù)(REF)比輸入數(shù)據(jù)(VER)的相位落后時(shí)，才輸出“0”的NU數(shù)據(jù)，其余情況則輸出“1”的NU數(shù)據(jù)，進(jìn)而，只有當(dāng)輸出“0”的ND數(shù)據(jù)時(shí)，作為三態(tài)門的邏輯輸出(TRI-D)才輸出上述接地電位的電平。
如上所述，第1、第2檢測(cè)部154、155內(nèi)的各觸發(fā)器按照規(guī)定的時(shí)鐘信號(hào)進(jìn)行輸出，所以，從各檢測(cè)部輸出的各邊沿?cái)?shù)據(jù)輸出時(shí)的相位始終是一致的。
此外，第1、第2JK觸發(fā)器163、162輸出動(dòng)作的控制也是根據(jù)規(guī)定的時(shí)鐘信號(hào)進(jìn)行的，所以，從各JK觸發(fā)器輸出的比較結(jié)果、即NU數(shù)據(jù)和ND數(shù)據(jù)之間不會(huì)出現(xiàn)相位差。
因此，在使用上述比較結(jié)果進(jìn)行VCO的電壓控制動(dòng)作時(shí)，可以抑制由在各比較結(jié)果輸出時(shí)產(chǎn)生的相位差引起的VCO起振時(shí)的誤動(dòng)作。
于是，作為本發(fā)明的鎖相電路的具體例，說(shuō)明一種影片放映裝置，該裝置將本發(fā)明應(yīng)用在用來(lái)獲得再生時(shí)鐘的部分中，其中該再生時(shí)鐘在進(jìn)行再生影片時(shí)的再生動(dòng)作(再生數(shù)字記錄的聲音輸出)中使用。
該影片放映裝置例如將一部電影分成幾盤膠卷存儲(chǔ)起來(lái)，放映時(shí)進(jìn)行從第1個(gè)膠卷到第2個(gè)膠卷的轉(zhuǎn)接、即所謂換片操作，本發(fā)明的鎖相電路適用于在該轉(zhuǎn)接過(guò)程中用來(lái)形成正確的放映裝置本身的系統(tǒng)時(shí)鐘，即上述再生時(shí)鐘信號(hào)的部分。
例如，如圖7所示，將如上述圖4所示那樣構(gòu)成的電路用于加速用PLL電路13中的相位比較器150中，以便對(duì)用來(lái)形成上述再生時(shí)鐘的外加PLL(鎖相環(huán)Phase Locked Loop)電路14進(jìn)行加速，并使該外加PLL電路14的時(shí)間常數(shù)減小。
這里，在上述影片中，沿前進(jìn)方向以指定的間隔設(shè)置穿孔將影片記錄區(qū)夾在中間，此外，在上述各穿孔和各膠片邊緣之間，沿該膠片的前進(jìn)方向分別設(shè)置右聲道用的數(shù)字聲道和左聲道用的數(shù)字聲道。再有，例如上述穿孔重復(fù)頻率的膠片信號(hào)FG1、2設(shè)定為96Hz。
在圖7中，例如當(dāng)一部電影分成第1、第2共2個(gè)膠卷記錄時(shí)，將記錄該電影前半部分的上述第1膠卷裝在第1膠卷讀出器1上，將記錄該電影后半部分的上述第2膠卷裝在第2膠卷讀出器2上。然后，首先根據(jù)轉(zhuǎn)換控制器3的控制動(dòng)作，只讓上述第1膠卷讀出器1進(jìn)入工作狀態(tài)，進(jìn)行影片的放映。
第1膠卷讀出器1在從上述第1膠卷檢測(cè)上述穿孔的同時(shí)，輸出上述膠片信號(hào)FG1。
上述膠片信號(hào)FG1送往窗口部6和多路轉(zhuǎn)換器10的B端子。
此外，同樣，第2膠卷讀出器2在從上述第2膠卷檢測(cè)上述穿孔的同時(shí)，輸出上述膠片信號(hào)FG2。上述膠片信號(hào)FG2送往窗口部8和多路轉(zhuǎn)換器12的B端子。
轉(zhuǎn)換控制器3是為了進(jìn)行第1、第2膠卷的選擇而輸出“L”或“H”電平數(shù)據(jù)的部分，例如，在使用從上述第1膠卷得到的膠片信號(hào)FG1形成再生時(shí)鐘信號(hào)時(shí)，將“L”電平的信號(hào)送往多路轉(zhuǎn)換器4的切換端子(CHG)和控制端子15(CNT1_CHG)，在使用從上述第2膠卷得到的膠片信號(hào)FG2時(shí)，將“H”電平送往多路轉(zhuǎn)換器4的切換端子(CHG)和控制端子15(CNT1_CHG)。
多路轉(zhuǎn)換器4根據(jù)輸入到切換送往端子A的下述再生時(shí)鐘信號(hào)CK1和送往端子B的下述再生時(shí)鐘信號(hào)CK2的切換端子(CHG)的“L”或“H”的數(shù)據(jù)進(jìn)行有選擇地切換，將選擇的數(shù)據(jù)送往分頻電路5。再有，這些再生時(shí)鐘信號(hào)CK1、CK2具有1.764MHz的頻率。
在這里，當(dāng)“L”電平輸入上述切換端子(CHG)時(shí)，則選擇端子A，當(dāng)“H”電平輸入上述切換端子(CHG)時(shí)，則選擇端子B。
再有，上述再生時(shí)鐘信號(hào)CK1是從下述VCO36來(lái)的時(shí)鐘數(shù)據(jù)，同樣，上述再生時(shí)鐘信號(hào)CK2是從下述外加PLL電路14的VCO來(lái)的時(shí)鐘數(shù)據(jù)。
分頻電路5將對(duì)由多路轉(zhuǎn)換器4選擇輸入的再生時(shí)鐘信號(hào)CK1或再生時(shí)鐘信號(hào)CK2進(jìn)行6125分之一的分頻、即進(jìn)行1.764MHz/6125＝288Hz的運(yùn)算得到的主時(shí)鐘數(shù)據(jù)輸出到主時(shí)鐘輸出端子19(MCK_288)。
此外，從基準(zhǔn)輸入端子16送來(lái)的具有192Hz頻率的基準(zhǔn)時(shí)鐘信號(hào)(X)分別送往窗口部6、窗口部8和分頻電路7。
分頻電路7將上述基準(zhǔn)時(shí)鐘信號(hào)乘1/2，將該192×1/2＝96的數(shù)據(jù)分別送往多路轉(zhuǎn)換器10的端子A和多路轉(zhuǎn)換器12的端子A。
窗口部6是使用192Hz的基準(zhǔn)時(shí)鐘信號(hào)對(duì)膠片信號(hào)FG1進(jìn)行加窗處理的部分，將加窗處理后的“L”或“H”電平的加窗數(shù)據(jù)(WND)送往多路轉(zhuǎn)換器10的切換端子(WND)、加速用PLL電路13的NOR電路21和加窗數(shù)據(jù)輸出端子20(CTN2_WND)。
窗口部8是使用上述基準(zhǔn)時(shí)鐘信號(hào)對(duì)膠片信號(hào)FG2進(jìn)行加窗處理的部分，將加窗處理后的“L”或“H”電平的加窗數(shù)據(jù)(WND)送往多路轉(zhuǎn)換器12的切換端子(WND)、加速用PLL電路13的NOR電路21和加窗數(shù)據(jù)輸出端子30(CTN3_WND)。
分頻電路9是將上述再生時(shí)鐘信號(hào)CK1的頻率乘1/18375倍的電路，例如將1.764MHz的再生時(shí)鐘信號(hào)乘1/18375倍后變成96Hz，將該變換后的數(shù)據(jù)送往上述加速用PLL電路13的相位比較器150的輸入數(shù)據(jù)端子(VER)和上述外加PLL電路14的相位比較器31的輸入數(shù)據(jù)端子(VER)。
多路轉(zhuǎn)換器10根據(jù)切換端子(WND)送來(lái)的加窗數(shù)據(jù)，對(duì)從端子A送來(lái)的基于上述基準(zhǔn)時(shí)鐘信號(hào)得到96Hz的數(shù)據(jù)和從端子B送來(lái)的上述膠片信號(hào)FG1進(jìn)行有選擇地切換，將選擇的數(shù)據(jù)送往上述相位比較器150的基準(zhǔn)數(shù)據(jù)端子(REF)和上述相位比較器31的基準(zhǔn)數(shù)據(jù)端子(REF)。
例如，當(dāng)輸入的加窗數(shù)據(jù)是“L”電平時(shí)，選擇端子A、即基于上述基準(zhǔn)時(shí)鐘信號(hào)得到的數(shù)據(jù)，若是“H”電平時(shí)，則選擇端子B、即上述膠片信號(hào)FG1。
分頻電路11將上述再生時(shí)鐘信號(hào)CK2的頻率乘1/18375倍的電路，例如將1.764MHz的再生時(shí)鐘信號(hào)乘1/18375倍后變成96Hz，將該變換后的數(shù)據(jù)送往上述加速用PLL電路13的相位比較器150的輸入數(shù)據(jù)端子(VER)和上述外加PLL電路14的相位比較器31的輸入數(shù)據(jù)端子(VER)。
多路轉(zhuǎn)換器12根據(jù)切換端子(WND)送來(lái)的加窗數(shù)據(jù)，對(duì)從端子A送來(lái)的基于上述基準(zhǔn)時(shí)鐘信號(hào)得到的96Hz的數(shù)據(jù)和從端子B送來(lái)的上述膠片信號(hào)FG2進(jìn)行有選擇地切換，將選擇的數(shù)據(jù)送往上述相位比較器150的基準(zhǔn)數(shù)據(jù)端子(REF)和上述外加PLL電路14的相位比較器31。
加速用PLL電路13在膠片信號(hào)FG1處理一側(cè)和膠片信號(hào)FG2處理一側(cè)具有相同的結(jié)構(gòu)，同時(shí)，各加速用PLL電路13還具有上述相位比較器150。
此外，在上述加速用PLL電路13中，上述多路轉(zhuǎn)換器10的輸出送至上述相位比較器150的基準(zhǔn)數(shù)據(jù)端子(REF)，此外，上述分頻電路9的輸出送至輸入數(shù)據(jù)端子(VER)。而且，上述再生時(shí)鐘信號(hào)CK1送至?xí)r鐘端子(CK)。
在上述相位比較器150中，根據(jù)上述再生時(shí)鐘信號(hào)進(jìn)行上述基準(zhǔn)數(shù)據(jù)和上述輸入數(shù)據(jù)的相位比較，將得到的NU數(shù)據(jù)送至NOR電路21，將ND數(shù)據(jù)送至OR電路22。
邏輯電路21只有當(dāng)上述NU數(shù)據(jù)和上述加窗數(shù)據(jù)同時(shí)為“0”時(shí)才向二極管23輸出“1”，其余情況都輸出“0”。
OR電路22只有當(dāng)上述ND數(shù)據(jù)和上述加窗數(shù)據(jù)同時(shí)為“0”時(shí)才向二極管25輸出“0”，其余情況都輸出“1”。
二極管23只讓NOR電路21輸出的正向信號(hào)通過(guò)，經(jīng)過(guò)由電阻24、下述外加PLL電路14內(nèi)的電阻34和電解電容35形成低通濾波器，作為驅(qū)動(dòng)電壓向外加PLL電路14的VCO36輸出。
二極管25只讓OR電路22輸出的負(fù)向信號(hào)通過(guò)，經(jīng)過(guò)由電阻26、上述電阻34和上述電解電容35形成低通濾波器，作為驅(qū)動(dòng)電壓向外加PLL電路14的VCO36輸出。
外加PLL電路14設(shè)有一個(gè)一個(gè)的電路組，該電路組在幀信號(hào)FG1處理一側(cè)和幀信號(hào)FG2處理一側(cè)具有相同的結(jié)構(gòu)，各外加PLL電路14是由相位比較器31、電阻32/33、電阻34和電解電容35構(gòu)成的低通濾波器和VCO36構(gòu)成的部分，同時(shí)，幀信號(hào)FG1處理側(cè)生成上述再生時(shí)鐘信號(hào)CK1，幀信號(hào)FG2處理側(cè)生成上述再生時(shí)鐘信號(hào)CK2。
在上述外加PLL電路14中，相位比較器31具有與通常的相位比較器一樣的結(jié)構(gòu)，將上述基準(zhǔn)數(shù)據(jù)的相位與上述輸入數(shù)據(jù)的相位進(jìn)行比較，作為該比較結(jié)果，將輸入數(shù)據(jù)的相位相對(duì)上述基準(zhǔn)信號(hào)相位的超前量作為U數(shù)據(jù)、將輸入數(shù)據(jù)的相位相對(duì)上述基準(zhǔn)信號(hào)相位的滯后量作為D數(shù)據(jù)輸出。
再有，該相位比較器31的構(gòu)成也可以與上述相位比較器150相同。
上述低通濾波器是將上述U數(shù)據(jù)和D數(shù)據(jù)的高頻成分截去而只讓低頻成分通過(guò)的部分。該低頻成分被送往上述VCO36。
VCO36根據(jù)上述加速用PLL電路13送來(lái)的數(shù)據(jù)的低頻分量或從上述相位比較器31來(lái)的U數(shù)據(jù)和D數(shù)據(jù)的低頻分量振蕩，該振蕩輸出分別送往上述膠片信號(hào)FG1處理側(cè)的輸出端子17和上述膠片信號(hào)FG2處理側(cè)的輸出端子18，在電影片放映時(shí)，用來(lái)得到再生時(shí)鐘信號(hào)，例如數(shù)字聲音中的44.1KHz的再生頻率。
此外，該振蕩輸出在上述膠片信號(hào)FG1處理側(cè)作為再生時(shí)鐘信號(hào)CK1、在上述膠片信號(hào)FG2處理側(cè)作為再生時(shí)鐘信號(hào)CK2被送往上述多路轉(zhuǎn)換器4、上述分頻電路9/分頻電路11和上述加速用PLL電路13，在各部分中，作為反饋輸出來(lái)使用。
象如圖7所示的影片再生裝置那樣，通過(guò)將上述圖4所示的結(jié)構(gòu)用于加速用PLL電路13中的相位比較器150，如上所述，上述加速用PLL電路13輸出的、即相位比較器150輸出的NU數(shù)據(jù)和ND數(shù)據(jù)不會(huì)產(chǎn)生相位差，故在使用上述NU數(shù)據(jù)和ND數(shù)據(jù)進(jìn)行VCO的電壓控制動(dòng)作時(shí)，可以抑制輸出各比較結(jié)果時(shí)產(chǎn)生的相位差所引起的VCO振蕩時(shí)的誤動(dòng)作。
此外，具有相位比較器31的外加PLL電路14的時(shí)間常數(shù)大，進(jìn)入穩(wěn)定工作狀態(tài)需要很長(zhǎng)的時(shí)間。因此，在VCO的動(dòng)作穩(wěn)定之前，使用時(shí)間常數(shù)小的加速用PLL電路的輸出來(lái)生成再生時(shí)鐘信號(hào)。
這樣一來(lái)，便縮短了VCO開(kāi)始工作到穩(wěn)定輸出的時(shí)間。
這樣，若按照本發(fā)明的鎖相電路，因與指定的時(shí)鐘信號(hào)同步進(jìn)行輸入的2個(gè)信號(hào)、即基準(zhǔn)信號(hào)和輸入信號(hào)的相位比較，故從上述比較結(jié)果得到的比較數(shù)據(jù)按照一定的周期輸出。因而，結(jié)構(gòu)簡(jiǎn)單，而且可以減少整個(gè)電路的誤動(dòng)作。
權(quán)利要求
1.一種鎖相電路，其特征在于，具有相位比較器，與規(guī)定的時(shí)鐘信號(hào)同步進(jìn)行輸入的基準(zhǔn)信號(hào)和作為比較對(duì)象輸入的輸入信號(hào)的相位比較。
2.權(quán)利要求1記載的鎖相電路，其特征在于，上述相位比較器具有第1檢測(cè)裝置和第2檢測(cè)裝置，第1檢測(cè)裝置與上述時(shí)鐘信號(hào)同步檢測(cè)根據(jù)上述基準(zhǔn)信號(hào)得到的基準(zhǔn)數(shù)據(jù)的上升沿部分，第2檢測(cè)裝置與上述時(shí)鐘信號(hào)同步檢測(cè)根據(jù)上述輸入信號(hào)得到的輸入數(shù)據(jù)的上升沿部分。
3.權(quán)利要求2記載的鎖相電路，其特征在于，上述第1/第2檢測(cè)部具有按照上述動(dòng)作時(shí)鐘的輸入存儲(chǔ)上述基準(zhǔn)數(shù)據(jù)或輸入數(shù)據(jù)并進(jìn)行輸出的第1邏輯電路；按照上述動(dòng)作時(shí)鐘的輸入存儲(chǔ)上述第1邏輯電路輸出的數(shù)據(jù)并進(jìn)行輸出的第2邏輯電路；按照上述動(dòng)作時(shí)鐘的輸入存儲(chǔ)上述第2邏輯電路輸出的數(shù)據(jù)并進(jìn)行輸出的第3邏輯電路；當(dāng)從上述第2邏輯電路來(lái)的輸出數(shù)據(jù)的狀態(tài)和將從上述第3邏輯電路來(lái)的輸出數(shù)據(jù)反相后的反相數(shù)據(jù)的狀態(tài)都是激活時(shí)便進(jìn)行激活狀態(tài)的輸出的第4邏輯電路。
全文摘要
在跟蹤輸入信號(hào)相位的鎖相電路中,具有相位比較器150,與規(guī)定的時(shí)鐘信號(hào)同步進(jìn)行輸入的基準(zhǔn)信號(hào)和作為比較對(duì)象輸入的輸入信號(hào)的相位比較。因此,第1檢測(cè)部154、第2檢測(cè)部155、JK觸發(fā)器162、163按照規(guī)定的時(shí)鐘信號(hào)進(jìn)行數(shù)據(jù)的輸出動(dòng)作,所以,不會(huì)產(chǎn)生基于由構(gòu)成環(huán)路或反饋的部分引起的各輸入數(shù)據(jù)的延遲量的差所產(chǎn)生的NU數(shù)據(jù)和ND數(shù)據(jù)間的相位差以及2個(gè)三態(tài)邏輯輸出間的相位差。因?yàn)榕c規(guī)定的時(shí)鐘信號(hào)同步進(jìn)行輸入的2個(gè)信號(hào)、即基準(zhǔn)信號(hào)和輸入信號(hào)的相位比較,所以,從上述相位比較結(jié)果得到的比較數(shù)據(jù)按照一定的周期輸出。因而,可以減少整個(gè)電路的誤動(dòng)作。
文檔編號(hào)H03L7/08GK1198271SQ97190968
公開(kāi)日1998年11月4日 申請(qǐng)日期1997年6月6日 優(yōu)先權(quán)日1996年6月6日
發(fā)明者舘勝一 申請(qǐng)人:索尼電影產(chǎn)品公司