專利名稱：具有激頻補(bǔ)償?shù)念l率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及頻率合成器，尤其是N分頻頻率合成器，它產(chǎn)生可選擇的頻率輸出，同時減小不需要的偽輸出。分頻電路使用在頻率合成器中如在鎖相環(huán)(PLL)中。在N分頻頻率合成PLL電路中壓控振蕩器(VCO)的輸出頻率f。首先被分割，然后被送給一個相位探測器。該相位探測器以常規(guī)方式將被分割信號的相位與一個參考振蕩器的參考頻率fr相比較，以控制VCO輸出頻率fo。輸出頻率fo與參考頻率源的參考頻率的關(guān)系是fo＝(N·F)×fr。N·F是有效除數(shù)，在與參考頻率比較之前由它除以輸出頻率。N·F由除法器控制電路產(chǎn)生并包括整數(shù)部分N和分?jǐn)?shù)部分F組成，分?jǐn)?shù)部分F＝K/D，這里K和D都是整數(shù)。
由于除法器是以整數(shù)量來操作，所以分?jǐn)?shù)除法就用變換除數(shù)的不同整數(shù)量來模擬。但是這種除數(shù)的變換會導(dǎo)致在合成輸出頻率信號fo中產(chǎn)生偽邊帶。在設(shè)計合成器中目標(biāo)是將這些次諧波的幅度保持在某種最大可接受的界線之下。
在美國專利第4，204，174號中所提出的一種消除不利的偽信號的方法，是用兩個累加器來模擬分?jǐn)?shù)除法和數(shù)/模轉(zhuǎn)換器，以產(chǎn)生校正信號鏟除形成的偽邊帶。美國專利第4，694，475號也敘述了用于分頻電路的雙累加的用法。兩種方法基本上都是用第一累加器進(jìn)行相位誤差校正，并使第一累加器的瞬時內(nèi)容在除法器的每個輸出周期中加到第二累加器。在第二累加器固有電容D被充電的每一個時鐘周期中，除數(shù)由其編程量增1。在每個跟著的時鐘周期上，除數(shù)N由其編程量減1。由于計數(shù)總是加減成對地進(jìn)行，平均除數(shù)的實際效果為零。這種雙累加器的方法，對于具有規(guī)定環(huán)通帶的合成器中除法器小數(shù)部分?jǐn)?shù)上的每個量值K及累加器的電容D，給出一個唯一的波形及關(guān)聯(lián)的偽響應(yīng)。
這個唯一的波形可以對所需的輸出頻率fo產(chǎn)生出不可接受的偽信號。在某些應(yīng)用中，距所需頻率fo20Hz以內(nèi)的偽信號必須在載波頻率fo信號以下60dB，而超過載波頻率20KHz的偽信號必須在載波電平以下90dB。由現(xiàn)有技術(shù)雙累加器方法所提供的波形，偽信號會超出規(guī)定的限制。圖6說明了這種情況。在圖中，刺134在規(guī)定的限制以內(nèi)，而刺132就超越了限制。
在諸如雙向無線電設(shè)備的應(yīng)用中，使硬件小型化及根除刺的影響是最為重要的。
本發(fā)明具有激頻(Spur)補(bǔ)償?shù)念l率合成器提供了對任何輸出頻率fo，變化合成器偽輸出的裝置，由此提供不同的偽輸出。帶有許可激頻波形可用來產(chǎn)生所需輸出頻率。
頻率合成器包括帶有可編程除法器的環(huán)路。除法器控制裝置對編程除法器提供除法器數(shù)值量并包括就分?jǐn)?shù)除法向除法器提供變化量的裝置，以便產(chǎn)生理想的頻率輸出。第一累加器裝置包括接收數(shù)據(jù)的輸入端。變化除法量的第一輸出端及對第二累加器裝置提供數(shù)據(jù)的第二輸出端。第二累加器裝置包括一個與第一累加器裝置的第二輸出端相連的輸入端及一個變化除法量的輸出端。
本發(fā)明一方面，第一、第二累加器裝置具有可變?nèi)萘?，另一方面，本發(fā)明裝置對第一或第二累加器裝置提供補(bǔ)償量。


圖1為本發(fā)明具有激頻補(bǔ)償頻率合成器的方框圖。
圖2為圖1頻率合成器除法器控制電路的方框圖。
圖3為圖2中補(bǔ)償控制電路的方框圖。
圖4為圖2中邏輯控制電路的方框圖。
圖5為圖2中累加器的方框圖。
圖6是現(xiàn)有技術(shù)中雙累加器型合成器頻率響應(yīng)的一個示例。
圖7是本發(fā)明頻率合成器對選定波形的頻率響應(yīng)。
下面參照附圖及其標(biāo)號，首先看圖1，可知本發(fā)明頻率合成器10包括參考振蕩器11。參考振蕩器11的輸出fr施予相位探測器12，該相位探測器的輸出經(jīng)過低通濾波器13耦合到電壓控制振蕩器(VCO)14。VCO14的輸出連接于頻率合成器10的輸出端15以及可編程除N除法器16。VCO14提供合成器的輸出信號fo，除法器16的輸出以常規(guī)形式向相位探測器12提供已除信號fd，還提供給除法器控制電路17。除法器控制電路17與可編程除法器16相連并提供除法器所用的除數(shù)或“N”信息。
在N分頻率合成器中，對可編程除N除法器16只采用單一除數(shù)是不能獲得理想輸出頻率fo的。必須周期地調(diào)整量N，使平均輸出頻率等于理想輸出頻率。除法器控制電路17設(shè)計成如圖2所詳示的那樣，對于編程除法器16提供所需的N量同時將偽信號減至最小。
構(gòu)成存儲裝置的存儲器19，包括可編只讀存儲器及ROM和RAM，用來獲得除法控制電路17所用的數(shù)據(jù)，使其產(chǎn)生作用于可編程除法器16的量N。微處理器控制器20用于從存儲器19中讀取數(shù)據(jù)并經(jīng)數(shù)據(jù)點(diǎn)線將數(shù)據(jù)傳給也用作緩沖器的數(shù)據(jù)寄存器22。頻率選擇器21耦合于微處理控制器20，選擇合成器的輸出頻率fo在雙路無線電集應(yīng)用中，頻率選擇器響應(yīng)通送開關(guān)。
數(shù)據(jù)寄存器22提供各種被稱為分子或是K量，補(bǔ)償量、分母或是D量、及N除數(shù)量的常量值N常。分子數(shù)據(jù)線和補(bǔ)償數(shù)據(jù)線分別連接與多項轉(zhuǎn)換器23的A、B輸入端。多次換轉(zhuǎn)器23的輸出數(shù)據(jù)線連接于構(gòu)成第一累加器裝置的第一累加器24的輸入。其標(biāo)為內(nèi)容的輸入連接于構(gòu)成第二累加器裝置的第二累加器25的輸入端。各累加器24和25都具有連接于數(shù)據(jù)寄存器22分母輸出端的容量輸入端。兩累加器24和25都有進(jìn)位輸出端并連接于控制邏輯電路27的兩個輸入端?？刂七壿嬰娐?7的輸出端連接于可編程除法器16。數(shù)據(jù)寄存器22的N常數(shù)據(jù)線也連接于控制邏輯電路27。
微處理器控制器20提供施加于數(shù)據(jù)寄存器22觸發(fā)端和補(bǔ)償控制電路26觸發(fā)端的輸出。補(bǔ)償控制電路26具有連接于各項轉(zhuǎn)換器23選擇輸入端的選擇輸出端和連接于累加器24、25復(fù)位輸入端的復(fù)位輸出端。補(bǔ)償控制電路26、控制邏輯電路27和累加器24、25的時鐘輸入由可編程除法器16的輸出fd提供。另一方面，由于fd和fr在鎖相態(tài)，這些時鐘信號可由參考振蕩器11直接提供。
現(xiàn)在參看圖3，這里詳細(xì)說明了補(bǔ)償控制電路76?？删幊坛ㄆ?6的時鐘輸出耦合于一串聯(lián)電路，包括有反相器31、34和延遲部件33。反相器31的輸出端連接于反相器34的輸入端，而反相器34的輸出端通過延遲部件33連接于雙穩(wěn)觸發(fā)器36的時鐘輸入端。反相器31的輸出端也連接于雙穩(wěn)觸發(fā)器35的時鐘輸入端。雙穩(wěn)觸發(fā)器37具有D輸入端，連接于VDD以保持輸入高電平，其時鐘輸入是補(bǔ)償控制電路26的觸發(fā)輸入端。雙穩(wěn)觸發(fā)器37的Q輸出端耦合于雙穩(wěn)觸發(fā)器35的D輸入端。補(bǔ)償控制電路26的復(fù)位輸出由雙穩(wěn)態(tài)觸發(fā)器35的Q輸出端提供，該端也連接雙穩(wěn)態(tài)觸發(fā)器36的D輸入端。補(bǔ)償控制電路26的復(fù)位輸出由雙穩(wěn)態(tài)觸發(fā)器36的Q輸出端提供。雙穩(wěn)態(tài)觸發(fā)器35和36的Q端連接于或非門38的輸入端，而或非門38的輸出端連接于雙穩(wěn)態(tài)觸發(fā)器37的復(fù)位輸入端。
現(xiàn)在參看圖4，這里描述了控制邏輯電路27。累加器24的進(jìn)位輸出饋給一位加法器41的輸入端A，而第二加法器25的進(jìn)位輸出饋給加法器41的輸入端B和雙穩(wěn)態(tài)觸發(fā)器42的D輸入端。雙穩(wěn)態(tài)觸發(fā)器42的時鐘輸入端連接于可編程除法器16的輸出端。雙穩(wěn)態(tài)觸發(fā)器42的Q輸出耦合于加法器41的輸入端C。加法器41的“和”輸出和進(jìn)位輸出分別施加給加法器43字B輸入端的最少二位有效位上。數(shù)據(jù)寄存器22內(nèi)存的N常數(shù)據(jù)耦合于加法器43的字A輸入端。加法器43的“和”輸出是N量，用作可編程除法器16的除數(shù)。
現(xiàn)在參看圖5，這里詳細(xì)表示了用于圖2的累加器24、25。兩個加法器45、46、2對1多路轉(zhuǎn)換器47和鎖存器48通過各自輸入端和輸出端串聯(lián)在一起。補(bǔ)償控制電路26的復(fù)位輸出耦合于鎖存器48的復(fù)位輸入端，以初始化鎖存器的輸出。加法器45將其輸入端A的量即累加器輸入，與鎖存器48的輸出相加，并將結(jié)果送給第二加法器46的輸入端A及2對1多路轉(zhuǎn)換器47的INO輸入端。對應(yīng)于容量的兩個互補(bǔ)值的量施加給加法器46的輸入端B即累加器的容量輸入端。容量設(shè)計為可使累加器產(chǎn)生進(jìn)位信號的最小值。來自加法器46的和施加在多路轉(zhuǎn)換器47的IN1輸入端。加法器45、46的進(jìn)位輸出施加給“或”門49的輸入端?！盎颉遍T49的輸出作為累加器進(jìn)位輸出而產(chǎn)生?！盎颉遍T49的輸出端與多路轉(zhuǎn)換器47的選擇輸入端相連，以確定多路轉(zhuǎn)換器47的IN0還是IN1被饋入鎖存器48的輸入端。多路轉(zhuǎn)換器47的輸出是累加器的“內(nèi)容”輸出。鎖存器48的時鐘輸入，即累加器的時鐘輸入，是脈沖化的，使鎖存器輸入編的量轉(zhuǎn)到輸出端。
一般講，在操作中如果任意兩個數(shù)相加達(dá)到累加器容量值，則加法器45或46之一的進(jìn)位輸出為高電平。這將使“或”門49的輸出變?yōu)楦唠娖?，從而選擇多路轉(zhuǎn)換器47的IN1輸入作為累加器的內(nèi)容。在效果上，這使原來的和減去容量值。如果兩個數(shù)的和沒有超過容量值，則加法器45、46的進(jìn)位輸出為低電平，且“或”門49的低電平輸出將選擇多路轉(zhuǎn)換器47的和IN0輸入為累加器的內(nèi)容。
通過前面各部分的敘述，本發(fā)明效率合成器的優(yōu)點(diǎn)已很清楚了，但為了充分公開，下面對電路的操作和應(yīng)用作一簡述。為了獲得好的N仿頻率合成，最佳施實的除法控制電路17，使用了多路轉(zhuǎn)換器的補(bǔ)償控制，在累加器中引入補(bǔ)償量。還可以采用其它各種類型的電路形式來獲得N除法器的這種理想控制，包括在微處理中使用累加器。
累加器24、25的容量值是可變量。容量值信息和其它頻率信息一起存在存儲器19中。實際存儲的值是D量的二進(jìn)制補(bǔ)碼，它最終被施加給累加器24、25的容量輸入端。D值是由式D＝fr/頻道間隔而導(dǎo)出的。
累加器24的輸入和兩個累加器24、25之間的關(guān)系是，通過由補(bǔ)償控制電路26選擇鎖存于數(shù)據(jù)寄存器22的兩個輸入字，那個為多路轉(zhuǎn)換器23的輸出是饋給第一多路轉(zhuǎn)換器24的輸入而確定的。這兩個輸入字是穩(wěn)定條件的分子K和提供累加器規(guī)定起始值的補(bǔ)償值。每個所需頻率fo的補(bǔ)償說和其它頻率信息，即裝入數(shù)據(jù)寄存器22的分子、分母和N常量，一起以表的形式存在存儲器19內(nèi)。補(bǔ)償量隨K、D和所需應(yīng)用而變，并且可以在實際試驗中試配出和/或由計算機(jī)預(yù)先模擬出。為提供補(bǔ)償，值不能等于零、分子或分母。如果這些值之一被使用，則沒有補(bǔ)償。
補(bǔ)償控制電路26決定何時它的輸入字被選擇。一旦合成器初始化(即選擇了新的輸出頻率fo)，則微處理器控制器20提供觸發(fā)信號，使數(shù)據(jù)寄存器22選通存入數(shù)據(jù)，并使觸發(fā)器37受時鐘控制將其D輸入產(chǎn)生的高電平Q輸出傳送給觸發(fā)器35的D輸入。當(dāng)來自反相器31的反時鐘信號鐘控觸發(fā)器35時，其高電平D輸入將傳送到其Q輸出及觸發(fā)器36的D輸入并作為高電平復(fù)位信號施加于累加器24、25的復(fù)位輸入端。這使兩個累加器的內(nèi)容非同步地復(fù)位到累加器24輸入端的值并禁止它們的時鐘輸入。復(fù)位返回低電平。在被延遲部件33延遲后的時鐘信號控制下，觸發(fā)器36其D輸入端高電平值的結(jié)果是，補(bǔ)償控制電路26的觸發(fā)器36的Q輸出變成高電平，以便選擇多路轉(zhuǎn)換器23的B輸入。這使補(bǔ)償量表現(xiàn)為累加器24的內(nèi)容值，同時觸發(fā)器35、36的低電平Q非輸出通過“或非”門38將觸發(fā)器37Q輸出復(fù)位或低電平。在下一時鐘周期時，被反相的時鐘信召控制的觸發(fā)器35，使復(fù)位信號返回低電平，讓累加器響應(yīng)時鐘信號增量。當(dāng)時鐘信號下一次內(nèi)低變高時，第一累加器24輸入端的值被存入累加器24。在延遲部件33確定的延遲時鐘控制觸發(fā)器36之后，觸發(fā)器36的低電平D輸出作為低電平選擇信號送出。這個低電平選擇信號使多路轉(zhuǎn)換器23包含的分子輸入A值傳送到輸出端，以進(jìn)行穩(wěn)態(tài)操作。
無論何時頻率選擇器21被激勵，選擇一新的輸出頻率fo，微處理器控制器20都從存儲器19讀出被選頻率的數(shù)據(jù)，使數(shù)據(jù)按鐘控存入數(shù)據(jù)寄存器22。微處理器控制器20觸發(fā)數(shù)據(jù)寄存器和補(bǔ)償控制電路，使補(bǔ)償量施加給第一和第二累加器24、25。然后，多路轉(zhuǎn)換器23轉(zhuǎn)換向累加器24的輸入端提供分子值，在那里與先前裝入補(bǔ)償量相加。對于fd信號的每一時鐘脈沖，分子值都再一次與累加器24的內(nèi)容相加。類似地，第一累加器24的輸出加到累加器25內(nèi)。
第一累加器24與第二累加器25一樣具有容量D。對于每一時鐘周期，輸入量都與第一累加器24的內(nèi)容相加。第一累加器24的內(nèi)容又加到第二累加器25的內(nèi)容上。對于達(dá)到累加器容量D的每一時鐘周期，該累加器溢出，產(chǎn)生“1”進(jìn)位置。反之，產(chǎn)生“0”進(jìn)位值。
對每一個參考時鐘周期fd，控制邏輯電路27根據(jù)對控制邏輯電路的輸入無線電存儲寄存器的編程N(yùn)量、第一第二累加器的兩個瞬時(i)進(jìn)位輸出C1i、C2i和先前存入的第二累加器進(jìn)位輸出C2(i-1)，其中N＝N常+C1i+C2i-C2(i-1)，產(chǎn)生對可編除法器16的輸出，瞬時除數(shù)No在整個參考時鐘D個周期上的總效果是由第一累加器24產(chǎn)生出K個進(jìn)位脈沖。由于計數(shù)總是加減成雙地由第二累加器25進(jìn)行，所以累加器25并不對N的平均值產(chǎn)生影響。可編程除數(shù)的平均值具有等于編程值N的整數(shù)部分和等于K/D的分?jǐn)?shù)部分。這樣，就產(chǎn)生了非整數(shù)值的環(huán)路分頻數(shù)相乘而獲得理想輸出頻率fo，這里fo＝fr(N+K/D)。雖然在最佳實施例中采用了多路轉(zhuǎn)換器23將補(bǔ)償量裝于第一累加器24，但也可采取其它的做法，如在一個以上的時鐘周期中，將補(bǔ)償量裝入第二累加器25或?qū)⒀a(bǔ)償量直接裝入第一累加器24或第二累加器25的輸入。
對于任何具體的輸出頻率fo，有必要實驗不同的值獲得補(bǔ)償量。一旦具有允許的偽響應(yīng)的補(bǔ)償量決定了，該量即與分子、分母和N一起存在存儲器19內(nèi)并在需要特定頻率的任何時候被選出。對于補(bǔ)償量不為零或分子值的頻率，可作為補(bǔ)償量存入存儲器19。對給定頻率或頻道間隔，可采用一個分母或D值。
對于某個頻率fo，也可以改變N和D的值，但仍然得到相同的頻率輸出。在單獨(dú)變化補(bǔ)償量不能提供允許的偽輸出電平時，可采用選擇頻率的其它N和D值，同時選擇補(bǔ)償量的辦法。
使用可變?nèi)萘康睦奂悠?4、25可使合成器10的頻道間隔易于改變。例如，要采用5或6 1/4 KHz頻道間隔，累加器就要有足夠的容量(即畢特的長或個數(shù))來支持5KHz的間隔。如果使用固定長的累加器，它們就必須支持11/4KHz間隔來合成5和6 1/4 KHz的頻道。這就需要比可編程累加器24、25更大的累加器。
權(quán)利要求
1.一種頻率合成器，提供合成的輸出頻率fo，其特征為包括合成器環(huán)路，它具有可編程除法器(分頻器)；除法器控制裝置，對可編程除法器提供除數(shù)值，該裝置為可編程除法器。進(jìn)行小數(shù)除法提供變化的量值，以產(chǎn)生所需輸出頻率fo，并包含第一第二累加器裝置；第一累加器裝置，具有接收數(shù)據(jù)的輸入端，變化除數(shù)值的第一輸出端，和對第二累加器裝置提供數(shù)據(jù)的第二輸出端；第二累加器裝置，包含與第一累加器裝置第二輸出端相連的輸入端和變化除數(shù)值的輸出端；第一第二累加器裝置都具有可變的容量。
2.如權(quán)利要求1所述的頻率合成器，其進(jìn)一步特征為包括向第一第二累加器裝置提供補(bǔ)償量的裝置。
3.如權(quán)利要求2所述的頻率合成器，其特征為所述提供補(bǔ)償量的裝置包含存儲器裝置，存儲器裝置有每一所需輸出頻率fo的補(bǔ)償信息。
4.如權(quán)利要求3所述頻率合成器，其特征為所述存儲器裝置包含決定所述第一第二累加器裝置容量的容量信息。
5.如權(quán)利要求1所述頻率合成器，其特征為每個累加器裝置包括具有第一第二輸出端，“和”輸出端及進(jìn)位輸出端的第一加法器，具有第一第二輸入端，和輸出端及進(jìn)位輸出端的第二加法器，第一加法器的輸出端與第二加法器的第一輸入端相連，具有與第一第二加法器輸出端分別相連的第一第二輸入端及一個輸出端的多路轉(zhuǎn)換器，具有與多路轉(zhuǎn)換器輸出端相連的輸入端及與第一加法器第二輸入端相連的輸出端的鎖存器，第一加法器的第一輸入包括累加器裝置的輸入端，第二加法器的第二輸入包括累加器裝置的容量輸入端，多路轉(zhuǎn)換器的輸出包括累加器裝置的輸出，第一第二加法器的進(jìn)位輸出端包括累加器裝置的進(jìn)位輸出。
6.一種頻率合成器，提供合成的輸出頻率fo，其特征為包括具有可編程除法器的合成器環(huán)路;向可編程除法器提供除數(shù)量的除法器控制裝置，該裝置為小數(shù)除法向可編程除法器提供變化的量值，以產(chǎn)生所需的輸出頻率fo，并包含第一第二累加器裝置;第一累加器裝置包含有接收數(shù)據(jù)的輸入端，變化除數(shù)量的第一輸出端，和向第二累加器裝置提供數(shù)據(jù)的第二輸出端;第二累加器裝置包含有與第一累加器裝置第二輸出端相連的輸入端和提供變化除數(shù)量輸出端;向第一第二累加器裝置提供補(bǔ)償量的裝置。
全文摘要
本發(fā)明具有激頻補(bǔ)償?shù)念l率合成器電路，在合成器環(huán)路中采用小數(shù)除法，利用兩個累加器確定除數(shù)值No，這兩個累加器的容量是可選的。將補(bǔ)償量選擇地引入累加器，以產(chǎn)生出帶有可接受偽成分的波形。
文檔編號H03L7/183GK1040119SQ8910367
公開日1990年2月28日 申請日期1989年6月2日 優(yōu)先權(quán)日1988年6月3日
發(fā)明者弗雷德里克·李·馬丁 申請人:莫托羅拉公司