專利名稱:一種cmos單穩(wěn)態(tài)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS單穩(wěn)態(tài)電路，可廣泛應(yīng)用于脈沖整形、延時及定時等應(yīng)用中。
背景技術(shù)：
單穩(wěn)態(tài)電路的顯著特點(diǎn)是具有兩個不同的工作狀態(tài)穩(wěn)態(tài)和暫穩(wěn)態(tài)。在外界觸發(fā)脈沖的作用下，能從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，在暫穩(wěn)態(tài)維持一段時間后，再自動恢復(fù)到穩(wěn)態(tài)。暫穩(wěn)態(tài)維持時間的長短取決于電路本身的參數(shù)，與觸發(fā)脈沖的幅度無關(guān)。一般來說，單穩(wěn)態(tài)電路由積分電路、三態(tài)門和三態(tài)門控制電路組成。單穩(wěn)態(tài)電路的輸出直接由積分電路的結(jié)果決定，而且三態(tài)門控制電路的控制信號也是根據(jù)積分電路的結(jié)果通過簡單邏輯運(yùn)算得到的。因此，在積分電路受到干擾時，單穩(wěn)態(tài)電路就會產(chǎn)生錯誤的輸出。故現(xiàn)有的單穩(wěn)態(tài)電路存在抗干擾能力差，可靠性低的缺點(diǎn)。

發(fā)明內(nèi)容本發(fā)明的技術(shù)解決問題是克服現(xiàn)有單穩(wěn)態(tài)電路技術(shù)的不足，提供一種抗干擾能力強(qiáng)，可靠性高、可重復(fù)觸發(fā)的CMOS單穩(wěn)態(tài)電路。
本發(fā)明的技術(shù)解決方案為一種CMOS單穩(wěn)態(tài)電路，其特點(diǎn)在于包括積分電路、三態(tài)電路、三態(tài)控制電路和邏輯輸出電路，具有輸入端、清零端和輸出端，積分電路由片外電阻R和電容C組成，三態(tài)電路由一個PMOS和NMOS晶體管組成，三態(tài)電路的控制輸入由三態(tài)控制電路產(chǎn)生，三態(tài)控制電路根據(jù)積分電路的狀態(tài)來產(chǎn)生控制信號；三態(tài)控制電路采用兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，并根據(jù)采樣結(jié)果經(jīng)邏輯運(yùn)算產(chǎn)生三態(tài)電路所需的控制信號；同時三態(tài)控制電路中的兩個施密特觸發(fā)器產(chǎn)生的輸出信號經(jīng)過邏輯輸出電路輸出。
本發(fā)明的原理當(dāng)清零信號有效時，三態(tài)控制電路和三態(tài)電路的狀態(tài)被初始化，積分電路的輸出為高電平，整個電路處于穩(wěn)定狀態(tài)；當(dāng)輸入端信號下降時，三態(tài)控制電路的狀態(tài)發(fā)生變化，導(dǎo)致三態(tài)電路的狀態(tài)改變，從而使積分電路中的電容放電，這時整個電路處于不穩(wěn)定狀態(tài)，邏輯輸出電路輸出高電平；當(dāng)積分電路的放電達(dá)到一定閾值后，三態(tài)控制電路的狀態(tài)又發(fā)生變化，三態(tài)電路的狀態(tài)也隨之改變，從而對積分電路中的電容進(jìn)行充電；當(dāng)電容充電達(dá)到一定閾值后，使整個電路重新恢復(fù)穩(wěn)定狀態(tài)，邏輯輸出電路輸出低電平。
本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于由于施密特觸發(fā)器具有遲滯作用的工作特點(diǎn)，可以用來對信號的幅度進(jìn)行整形，從而濾除干擾信號的影響。本發(fā)明正是利用施密特觸發(fā)器這個顯著特點(diǎn)，在三態(tài)電路的控制電路中采用兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，可以有效濾除干擾信號對積分電路的影響。另外，邏輯輸出電路并不直接與積分電路相接，而是利用三態(tài)電路的控制電路中一些信號來產(chǎn)生，避免了積分電路對邏輯輸出的直接影響。與傳統(tǒng)單穩(wěn)態(tài)電路相比，提高了電路的抗干擾能力和可靠性。此外，在芯片設(shè)計時，可通過調(diào)節(jié)施密特觸發(fā)器的遲滯窗口大小來改變亞穩(wěn)態(tài)的持續(xù)時間。
圖1為本發(fā)明CMOS單穩(wěn)態(tài)電路的總體結(jié)構(gòu)框圖；圖2為本發(fā)明CMOS單穩(wěn)態(tài)電路的電原理圖；圖3為本發(fā)明的鎖存器Latch的電原理圖。
具體實(shí)施方式如圖1、2所示，為本發(fā)明的總體電路圖，即本發(fā)明的基本形式，它由積分電路1、三態(tài)電路2、三態(tài)電路的控制電路3和邏輯輸出電路4組成，該單穩(wěn)態(tài)電路有一個輸入端Input、清零端CLR和輸出端。三態(tài)電路2的控制輸入是由三態(tài)控制電路3產(chǎn)生，而三態(tài)控制電路3是根據(jù)積分電路1的狀態(tài)來產(chǎn)生控制信號。此外，三態(tài)控制電路3采用兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，并根據(jù)采樣結(jié)果經(jīng)邏輯運(yùn)算產(chǎn)生三態(tài)電路2所需的控制信號，而邏輯輸出電路4與積分電路1的狀態(tài)有關(guān)，但由三態(tài)控制電路3中的有關(guān)信號來產(chǎn)生。
如圖2所示，本發(fā)明采用的積分電路1由片外的電阻R和電容C組成，三態(tài)電路2由PMOS和NMOS晶體管串接構(gòu)成，其中上面的晶體管為PMOS管，下面的為NMOS管。
如圖2所示，三態(tài)控制電路3由鎖存器Latch、兩個施密特觸發(fā)器SCHMITT1、SCHMITT2以及相關(guān)邏輯單元組成，它的作用是產(chǎn)生三態(tài)電路2的控制信號以及與邏輯輸出4有關(guān)的信號。兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，送入鎖存器中，經(jīng)過邏輯單元后產(chǎn)生三態(tài)電路的控制信號，同時產(chǎn)生邏輯輸出信號送至邏輯輸出電路輸出。
三態(tài)控制電路3的具體組成如下所述Input輸入信號經(jīng)過兩個反相器與CLR信號的反進(jìn)行與非運(yùn)算產(chǎn)生nCLK信號，nCLK信號用來控制與電源連接的PMOS管。nCLK信號經(jīng)過一個反相器產(chǎn)生CLK信號，并送入鎖存器。另外，nCLK信號和CLK信號還控制著由PMOS和NMOS管構(gòu)成的傳輸門。CLR信號的反信號也被送入鎖存器Latch。積分電路的輸出RC經(jīng)過一個施密特觸發(fā)器SCHMITT1和一個反相器后送入鎖存器Latch。鎖存器Latch的輸出經(jīng)過一個反相器后，與傳輸門或者與電源VDD連接的PMOS管的輸出作與非運(yùn)算得到a信號，同時a信號被送入鎖存器Latch。另外，a信號與鎖存器Latch的輸出經(jīng)過或非門產(chǎn)生K信號，a信號與CLR信號經(jīng)過或非門產(chǎn)生O1信號。積分電路的輸出RC經(jīng)過另一個施密特觸發(fā)器SCHMITT2產(chǎn)生O2信號，O2信號的反與a信號經(jīng)過一個與非門得到L信號。K、L、O1和O2信號作為三態(tài)控制電路的輸出信號用來控制三態(tài)電路和邏輯輸出電路。
如圖3所示，為本發(fā)明單穩(wěn)態(tài)電路中所用的鎖存器Latch的電路圖。通常的鎖存器只有2個輸入端，而本發(fā)明電路中的鎖存器有4個輸入端In1-In4。不同之處在于下面與非門的一個輸入端由上面與非門的輸出與一個輸入信號In2經(jīng)過與運(yùn)算產(chǎn)生，而另一個輸入端是由另兩個輸入信號In3和In4經(jīng)或運(yùn)算得到。
如圖2所示，本發(fā)明的工作原理單穩(wěn)態(tài)電路不穩(wěn)定狀態(tài)是由輸入信號Input的上升沿觸發(fā)的。當(dāng)清零端CLR為高有效時，鎖存器Latch的狀態(tài)被初始化，K、L被置為零，外接電容R被充電至高，a端的電位為高。由于RC端為高電位，兩個施密特觸發(fā)器的輸出均為低電位，從而單穩(wěn)態(tài)電路的輸出為低電位。當(dāng)清零端CLR為低電位，輸入信號A為低電位時，鎖存器的狀態(tài)改變，上端為1，下端為0，其它端的狀態(tài)不變。當(dāng)輸入信號Input由低電位變?yōu)楦唠娢粫r，鎖存器的狀態(tài)保持不改變，上端為1，下端為0，但nCLK端的電位為低，從而使與VDD相連的三態(tài)電路中PMOS導(dǎo)通，因此a端變?yōu)榈碗娢唬M(jìn)而K端變?yōu)楦唠娢?，與K相連的三態(tài)電路中NMOS管導(dǎo)通，導(dǎo)致外接電容放電，輸出端Output變?yōu)楦唠娢弧．?dāng)電容放電達(dá)到施密特觸發(fā)器SCHMITT1和SCHMITT2的低觸發(fā)電位時，h、nb和a變?yōu)楦唠娢?，進(jìn)而使鎖存器Latch的狀態(tài)改變，上端為0，下端為1。當(dāng)鎖存器Latch的下端為1時，K變?yōu)榈碗娢?，與K端相連的三態(tài)電路中NMOS管截止，而L端仍保持為高電位，外接積分電容C停止放電，改由外接電阻R充電。當(dāng)積分電容R充電至下面施密特SCHMITT2的高觸發(fā)電位時，h變?yōu)榈碗娢?，?dǎo)致輸出端變?yōu)榈碗娢唬煌瑫r，L變?yōu)榈碗娢?，使與L相連的三態(tài)電路2中PMOS管導(dǎo)通，并對外接積分電容C充電，加速使其達(dá)到VDD。
另外，清零端信號也可用來觸發(fā)不穩(wěn)定狀態(tài)，操作原理與上述類似。
總之，本發(fā)明提高了電路的抗干擾能力和可靠性，且具有低功耗、電源電壓范圍寬、抗干擾能力強(qiáng)，產(chǎn)生的脈寬可調(diào)節(jié)等優(yōu)點(diǎn)，可廣泛應(yīng)用于脈沖整形、延時(產(chǎn)生滯后于觸發(fā)脈沖的輸出脈沖)以及定時(產(chǎn)生一定時間寬度的脈沖信號)。
權(quán)利要求
1.一種CMOS單穩(wěn)態(tài)電路，其特征在于包括積分電路、三態(tài)電路、三態(tài)控制電路和邏輯輸出電路，具有輸入端、清零端和輸出端，三態(tài)電路的控制輸入由三態(tài)控制電路產(chǎn)生，三態(tài)控制電路根據(jù)積分電路的狀態(tài)來產(chǎn)生控制信號；三態(tài)控制電路采用兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，并根據(jù)采樣結(jié)果經(jīng)邏輯運(yùn)算產(chǎn)生三態(tài)電路所需的控制信號；同時三態(tài)控制電路中的兩個施密特觸發(fā)器產(chǎn)生的輸出信號經(jīng)相關(guān)邏輯運(yùn)算后由邏輯輸出電路輸出。
2.根據(jù)權(quán)利要求
1所述的CMOS單穩(wěn)態(tài)電路，其特征在于所述的積分電路由片外的電阻和電容串聯(lián)組成。
3.根據(jù)權(quán)利要求
1所述的CMOS單穩(wěn)態(tài)電路，其特征在于所述的三態(tài)電路由PMOS和NMOS晶體管串接構(gòu)成。
4.根據(jù)權(quán)利要求
1所述的CMOS單穩(wěn)態(tài)電路，其特征在于所述的三態(tài)控制電路包括鎖存器、兩個施密特觸發(fā)器以及邏輯單元，兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，送入鎖存器中，經(jīng)過邏輯單元后產(chǎn)生三態(tài)電路的控制信號，同時產(chǎn)生邏輯輸出信號送至邏輯輸出電路輸出。
5.根據(jù)權(quán)利要求
4所述的CMOS單穩(wěn)態(tài)電路，其特征在于所述的鎖存器包括兩個與非門，有4個輸入端，其中第一個與非門的第一個輸入端是由第二個與非門的輸出與第二個輸入信號經(jīng)過與運(yùn)算產(chǎn)生，而第一個與非門的另一個輸入端由另兩個輸入信號，即第三和第四輸入信號或運(yùn)算得到。
專利摘要
一種CMOS單穩(wěn)態(tài)電路，由積分電路、三態(tài)電路、三態(tài)電路的控制電路以及邏輯輸出電路構(gòu)成，具有輸入端、清零端和輸出端，三態(tài)電路的控制輸入由三態(tài)控制電路產(chǎn)生，三態(tài)控制電路根據(jù)積分電路的狀態(tài)來產(chǎn)生控制信號；三態(tài)控制電路采用兩個施密特觸發(fā)器對積分電路的狀態(tài)進(jìn)行采樣，并根據(jù)采樣結(jié)果經(jīng)邏輯運(yùn)算產(chǎn)生三態(tài)電路所需的控制信號；同時三態(tài)控制電路中的兩個施密特觸發(fā)器產(chǎn)生的輸出信號經(jīng)相關(guān)邏輯運(yùn)算后由邏輯輸出電路輸出。本發(fā)明在三態(tài)電路的控制電路中應(yīng)用了施密特觸發(fā)器，從而提高了電路的抗干擾能力和可靠性，且具有低功耗、電源電壓范圍寬、抗干擾能力強(qiáng)，產(chǎn)生的脈寬可調(diào)節(jié)等優(yōu)點(diǎn)，可廣泛應(yīng)用于脈沖整形、延時(產(chǎn)生滯后于觸發(fā)脈沖的輸出脈沖)以及定時(產(chǎn)生一定時間寬度的脈沖信號)。
文檔編號H03K3/355GK1996751SQ200610169725
公開日2007年7月11日 申請日期2006年12月28日
發(fā)明者王晉, 樂立鵬, 趙寧, 蔣敏強(qiáng) 申請人:北京時代民芯科技有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan