本發(fā)明涉及pcb布線技術(shù)領(lǐng)域，具體地說(shuō)是一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法及pcb板。

背景技術(shù)：

隨著電子產(chǎn)業(yè)的高速發(fā)展，server主板設(shè)計(jì)正向高密高速方向發(fā)展，其pcb板結(jié)構(gòu)尺寸面積縮小，cpu芯片輸出的高速io端口數(shù)量及速率大幅提升，以此提升產(chǎn)品在市場(chǎng)上應(yīng)用的競(jìng)爭(zhēng)力。

然而，隨著io端口數(shù)量的增多，也意味著在pcb板卡上要布線的高速信號(hào)線的數(shù)量將成倍提升。比如，原來(lái)cpu只支持一個(gè)pciex16端口，這意味著pcb走線需要布線pcietx和rx通道各16對(duì)差分線，總共32對(duì)走線。當(dāng)cpu改進(jìn)升級(jí)后，可再支持sas3.0接口話，其在板卡上又多增加了十幾組sas走線。

這樣，若pcb板結(jié)構(gòu)尺寸保持不變化話，為能實(shí)現(xiàn)更多數(shù)量信號(hào)走線的布線，必然要壓縮各差分走線對(duì)之間的耦合間距，而走線間距的縮小，將增大信號(hào)走線之間的串?dāng)_噪聲影響，同時(shí)，cpu芯片的升級(jí)，使pcie信號(hào)速率又大幅提升，進(jìn)而加劇了串?dāng)_噪聲提升，從而，會(huì)造成信號(hào)傳輸時(shí)ber誤碼率的增大，影響到系統(tǒng)長(zhǎng)期運(yùn)行時(shí)的穩(wěn)定性。

隨著芯片功能的升級(jí)，為滿足各bus總線數(shù)量在pcb布線下的可行性，通常是采用常規(guī)設(shè)計(jì)方式，以增大pcb板卡尺寸面積，增加pcb板疊層層數(shù)或采用cable引出互連等方式滿足各高速走線的設(shè)計(jì)，然而，這樣的解決方式勢(shì)必會(huì)給系統(tǒng)設(shè)計(jì)帶來(lái)諸多的不變，以無(wú)法較好的滿足電子產(chǎn)品升級(jí)的應(yīng)用及產(chǎn)品開(kāi)發(fā)后在市場(chǎng)上的競(jìng)爭(zhēng)力。

隨著芯片功能的升級(jí)，其支持io端口數(shù)量及速率將大幅提升，當(dāng)pcb板卡結(jié)構(gòu)尺寸及疊層數(shù)還保持不變化，為實(shí)現(xiàn)更多高速總線在pcb板上布線的可行性，僅能通過(guò)壓縮各高速走線的耦合間距在設(shè)計(jì)，而耦合間距的大幅減少及信號(hào)速率的提升，會(huì)加劇信號(hào)間串?dāng)_噪聲的提升，從而影響到系統(tǒng)運(yùn)行時(shí)信號(hào)的傳輸質(zhì)量。

為滿足信號(hào)傳輸質(zhì)量，傳統(tǒng)方式會(huì)采用增大pcb板卡面積，增加疊層層數(shù)及cable互連等方式來(lái)改善設(shè)計(jì)。然而，增大pcb板面積及疊層層數(shù)，會(huì)帶來(lái)pcb板卡生產(chǎn)費(fèi)用的提升，同時(shí)，板卡面積變大，層數(shù)增多也會(huì)增大pcb板廠加工的復(fù)雜度，降低了pcb板生產(chǎn)良率。

而采用cable外接方法，也會(huì)因cable數(shù)量的增多，帶來(lái)開(kāi)發(fā)成本的提升，同時(shí)，因cable數(shù)量較多，會(huì)給后期設(shè)備互接及維護(hù)帶來(lái)更多的不變，影響到產(chǎn)品實(shí)際使用時(shí)的效率及可靠性。

基于此，本發(fā)明提供一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法及pcb板。當(dāng)芯片功能升級(jí)，支持高速io信號(hào)數(shù)量及速率提升，在確定客戶對(duì)產(chǎn)品各功能要求是選配條件下，本發(fā)明能夠滿足各高速走線在pcb板卡上互連及信號(hào)傳輸質(zhì)量，保證板卡設(shè)計(jì)開(kāi)發(fā)成本的可控性，以減少在pcb板上的走線數(shù)量，提高各bus總線在pcb板上布線的可行性。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的技術(shù)任務(wù)是針對(duì)以上不足之處，提供一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法及pcb板。

一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法，其實(shí)現(xiàn)過(guò)程為，將pcb板卡上的不同阻抗值的信號(hào)線均連接到cap電容，然后所有cap電容之間共用pcbtrace通道，所述cap電容作為bom切換開(kāi)關(guān)進(jìn)行bom切換，從而實(shí)現(xiàn)所有信號(hào)線在pcb板上的走線合并為一。

共用的pcbtrace通道的阻抗值采用所有信號(hào)線阻抗值的平均值，當(dāng)該平均值為整數(shù)值時(shí)，阻抗值為該平均值；當(dāng)平均值為非整數(shù)值時(shí)，取其四舍五入后的整數(shù)值為阻抗值。

所述不同阻抗值的信號(hào)線是指trace阻抗值為100ohm的sas3.0信號(hào)線及85ohm的pcie信號(hào)線，相對(duì)應(yīng)的，93ohm阻抗值為共用pcbtrace走線的阻抗值。

在確定共用的pcbtrace通道的阻抗值前，首先確定trace特征阻抗的變化對(duì)信號(hào)傳輸質(zhì)量的影響，該確定過(guò)程為：首先將sas3.0互連走線的阻抗值由100ohm變成85ohm，通過(guò)信號(hào)仿真模擬，獲取信號(hào)眼圖波形及trace阻抗改變前后眼圖模擬質(zhì)量的數(shù)據(jù)，從而獲取阻抗變化與信號(hào)傳輸質(zhì)量之間的關(guān)系。

一種pcb板，采用上述方法將不同阻抗值的信號(hào)線共用一條pcbtrace通道。

本發(fā)明的一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法及pcb板和現(xiàn)有技術(shù)相比，具有以下有益效果：

本發(fā)明的一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法及pcb板，通過(guò)對(duì)不同阻抗值總線進(jìn)行pcb板卡上傳輸通道共用的方案，以此減少板卡上的高速走線數(shù)量，在滿足產(chǎn)品各總線功能可實(shí)現(xiàn)下，減少了板卡尺寸面積及疊層層數(shù)，降低了板卡開(kāi)發(fā)費(fèi)用，提升了產(chǎn)品在市場(chǎng)上的競(jìng)爭(zhēng)力度，降低成本，實(shí)用性強(qiáng)，適用范圍廣泛，具有很好的推廣應(yīng)用價(jià)值。

附圖說(shuō)明

附圖1是原始設(shè)計(jì)sas3.0和pcie3.0接口總線各自端接互連示意圖。

附圖2是在現(xiàn)有方案下，sas3.0和pcie3.0信號(hào)各自端接時(shí)的信號(hào)仿真眼圖波形。

附圖3是根據(jù)現(xiàn)有方案，將sas3.0走線trace阻抗變成85ohm時(shí)的信號(hào)眼圖波形。

附圖4是改進(jìn)設(shè)計(jì)時(shí)，sas3.0和pcie3.0接口總線共用pcbtrace鏈路互連示意圖。

附圖5是在改進(jìn)方案下，共用trace阻抗為93ohm時(shí)，sas3.0和pcie3.0的信號(hào)眼圖仿真波形。

具體實(shí)施方式

下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

一種實(shí)現(xiàn)不同阻抗信號(hào)線走線共用的方法，其實(shí)現(xiàn)過(guò)程為，將pcb板卡上的不同阻抗值的信號(hào)線均連接到cap電容，然后所有cap電容之間共用pcbtrace通道，所述cap電容作為bom切換開(kāi)關(guān)進(jìn)行bom切換，從而實(shí)現(xiàn)所有信號(hào)線在pcb板上的走線合并為一。

共用的pcbtrace通道的阻抗值采用所有信號(hào)線阻抗值的平均值，當(dāng)該平均值為整數(shù)值時(shí)，阻抗值為該平均值；當(dāng)平均值為非整數(shù)值時(shí)，取其四舍五入后的整數(shù)值為阻抗值。

所述不同阻抗值的信號(hào)線是指trace阻抗值為100ohm的sas3.0信號(hào)線及85ohm的pcie信號(hào)線，相對(duì)應(yīng)的，93ohm阻抗值為共用pcbtrace走線的阻抗值。

在確定共用的pcbtrace通道的阻抗值前，首先確定trace特征阻抗的變化對(duì)信號(hào)傳輸質(zhì)量的影響，該確定過(guò)程為：首先將sas3.0互連走線的阻抗值由100ohm變成85ohm，通過(guò)信號(hào)仿真模擬，獲取信號(hào)眼圖波形及trace阻抗改變前后眼圖模擬質(zhì)量的數(shù)據(jù)，從而獲取阻抗變化與信號(hào)傳輸質(zhì)量之間的關(guān)系。

本發(fā)明提出一種實(shí)現(xiàn)不同阻抗信號(hào)線在pcb板上走線共用的方法，用于pcb板卡上存在trace阻抗值100ohm的sas3.0信號(hào)線及85ohm的pcie走線時(shí)。同時(shí)，確認(rèn)客戶對(duì)此兩種總線規(guī)格是選配要求下，可通過(guò)采用cap電容進(jìn)行bom切換，將兩總線在pcb板上的走線進(jìn)行合并為一。

因兩總線trace阻抗值有較大差異，需要通過(guò)信號(hào)仿真模擬評(píng)估，確定將此兩阻抗值取合折中值，即93ohm阻抗值作為共用pcbtrace走線的阻抗值，能較好兼容兩總線各自單獨(dú)傳輸時(shí)的信號(hào)質(zhì)量。因而，可減少pcb板卡各高速總線單獨(dú)各自互連時(shí)的數(shù)量，降低了產(chǎn)品開(kāi)發(fā)時(shí)因pcb板面積增大帶來(lái)的費(fèi)用增加的風(fēng)險(xiǎn)。

如附圖1所示；在傳統(tǒng)高速io總線互連端接時(shí)，因各自在pcb板上的trace阻抗不同，都是各自端接，以保證信號(hào)傳輸路徑阻抗的一致性，減少因信號(hào)反射影響，造成的信號(hào)傳輸質(zhì)量變差的問(wèn)題。同時(shí)，為評(píng)估信號(hào)各自端接互連時(shí)的傳輸質(zhì)量，本案例針對(duì)sas3.0和pcie3.0走線拓?fù)淅胊ds仿真軟件搭建了系統(tǒng)互連仿真模型圖，以便評(píng)估各bus走線單獨(dú)互連傳輸時(shí)的信號(hào)眼圖質(zhì)量。

本案例對(duì)100ohm阻抗的sas3.0和85ohm阻抗的pcie3.0接口總線的信號(hào)眼圖仿真波形如附圖2所示，其中，各總線單獨(dú)各自互連時(shí)的眼高，眼寬數(shù)據(jù)如下表1所示：

為實(shí)現(xiàn)不同阻抗值下的總線共用pcbtrace互連走線的可行性，需先評(píng)估trace特征阻抗的變化對(duì)信號(hào)傳輸質(zhì)量的影響，因而，本案例將sas3.0互連走線的阻抗值由100ohm變成85ohm，通過(guò)信號(hào)仿真模擬，其信號(hào)眼圖波形如附圖3所示，sas3.0走線trace阻抗改變前后眼圖模擬質(zhì)量數(shù)據(jù)如下表2所示，由此可知，對(duì)12gbps速率的高速信號(hào)，阻抗的變化，會(huì)對(duì)信號(hào)眼高幅值帶來(lái)明顯的減少變化，從而可知，大幅度的阻抗變化，會(huì)因信號(hào)反射的影響，降低信號(hào)傳輸?shù)馁|(zhì)量。

當(dāng)板卡中總線走線數(shù)量較多，客戶對(duì)總線功能使用是做選配方案時(shí)，為降低因總線數(shù)量較多帶來(lái)的pcb結(jié)構(gòu)尺寸較大產(chǎn)生的開(kāi)發(fā)成本費(fèi)用偏高的影響，本案例提出了一種實(shí)現(xiàn)不同阻抗信號(hào)線在pcb板上走線共用的設(shè)計(jì)方法，如附圖4所示，為sas3.0和pcie3.0兩總線共用pcbtrace通道互連結(jié)構(gòu)圖，其結(jié)構(gòu)中accap器件，不僅起到高速信號(hào)傳播時(shí)的隔直通交作用，同時(shí)，還可當(dāng)作bom切換開(kāi)關(guān)，根據(jù)客戶對(duì)總線功能的選擇，以連接或去除accap的方式來(lái)確定總線功能的選擇，同時(shí)，為減少阻抗大幅度的變化引起的信號(hào)反射影響，結(jié)合信號(hào)理論分析，此案例中共用的pcbtrace阻抗采用93ohm，并仿真模擬各總線功能信號(hào)傳輸時(shí)的眼圖如附圖5所示。其兩總線共用pcbtrace通道時(shí)的信號(hào)模擬眼圖數(shù)據(jù)如下表3所示：

根據(jù)上述步驟中的仿真眼圖數(shù)據(jù)，其sas3.0和pcie3.0兩走線在pcbtrace共用前后的眼圖質(zhì)量數(shù)據(jù)如下表4所示，由此可知，采用93ohm阻抗值，能較好的平衡信號(hào)阻抗的變化對(duì)于sas3.0和pcie3.0兩走線傳輸信號(hào)質(zhì)量的影響，為兩不同阻抗值總線實(shí)現(xiàn)共用pcbtrace走線的互連方案提供了技術(shù)保障。

本文提出了一種實(shí)現(xiàn)不同阻抗信號(hào)線在pcb板上走線共用的設(shè)計(jì)方法，其方法在確定系統(tǒng)功能方案為選配時(shí)，可通過(guò)共用pcbtrace鏈路傳輸通道，降低pcb板上的信號(hào)傳輸數(shù)量，以此減少pcb板結(jié)構(gòu)尺寸及板卡疊層層數(shù)變多帶來(lái)的板卡開(kāi)發(fā)成本提升的風(fēng)險(xiǎn)，在滿足各總線功能可實(shí)現(xiàn)應(yīng)用下，有效提升了產(chǎn)品在市場(chǎng)中的競(jìng)爭(zhēng)力。

一種pcb板，采用上述方法將不同阻抗值的信號(hào)線共用一條pcbtrace通道。

本技術(shù)方案可應(yīng)用到所有pcb板卡結(jié)構(gòu)空間密集有限，不利于高頻信號(hào)走線布線的環(huán)境或某芯片本身具備某接口支持兩種不同總線功能復(fù)用的環(huán)境中。

通過(guò)上面具體實(shí)施方式，所述技術(shù)領(lǐng)域的技術(shù)人員可容易的實(shí)現(xiàn)本發(fā)明。但是應(yīng)當(dāng)理解，本發(fā)明并不限于上述的具體實(shí)施方式。在公開(kāi)的實(shí)施方式的基礎(chǔ)上，所述技術(shù)領(lǐng)域的技術(shù)人員可任意組合不同的技術(shù)特征，從而實(shí)現(xiàn)不同的技術(shù)方案。

除說(shuō)明書所述的技術(shù)特征外，均為本專業(yè)技術(shù)人員的已知技術(shù)。