本發(fā)明涉及一種一位全加器，尤其是涉及一種電流模一位全加器。

背景技術(shù)：

隨著晶體管尺寸的不斷縮小，受短溝道效應(yīng)和當(dāng)前制造工藝的限制，普通的cmos晶體管尺寸降低的空間極度縮小。當(dāng)普通cmos晶體管的尺寸縮小到20nm以下時(shí)，器件的漏電流會(huì)急劇加大，造成較大的電路漏功耗。并且，電路短溝道效應(yīng)變得更加明顯，器件變得相當(dāng)不穩(wěn)定，極大的限制了電路性能的提高。finfet管(鰭式場(chǎng)效晶體管，finfield-effecttransistor)是一種新的互補(bǔ)式金氧半導(dǎo)體(cmos)晶體管為一種新型的3d晶體管，finfet管的溝道采用零摻雜或是低摻雜，溝道被柵三面包圍。這種特殊的三維立體結(jié)構(gòu)，增強(qiáng)了柵對(duì)溝道的控制力度，極大的抑制了短溝道效應(yīng)，抑制了器件的漏電流。finfet管具有功耗低，面積小的優(yōu)點(diǎn)，逐漸成為接替普通cmos器件，延續(xù)摩爾定律的優(yōu)良器件之一。

一位全加器是數(shù)字運(yùn)算最基本的單元，反映一位全加器的電路性能的主要指標(biāo)是電路面積、延時(shí)、功耗和功耗延時(shí)積四個(gè)因素?，F(xiàn)有的電流模一位全加器的電路如圖1所示。該電流模一位全加器由25個(gè)cmos管(p1、p2、p3、p4、p5、p6、n1、n2、n3、n4、n5、n6、n7、n8、n9、n10、n11、n12、n13、n14、n15、n16、n17、n18和n19)和運(yùn)算放大器f1組成。該電流模一位全加器使用的晶體管數(shù)目較多，且串聯(lián)的cmos管導(dǎo)致電源至地的棧高度過長(zhǎng)，為了使電路能正常工作，保證仿真波形不失真，需要相應(yīng)提高電路的工作電源或者通過vsc電路調(diào)節(jié)兩個(gè)控制電壓vrfn和vrfp，由此導(dǎo)致電路面積、延時(shí)、功耗和功耗延時(shí)積均較大。

鑒此，設(shè)計(jì)一種電路面積、延時(shí)、功耗和功耗延時(shí)積均較小的電流模一位全加器具有重要意義。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種電路面積、延時(shí)、功耗和功耗延時(shí)積均較小的電流模一位全加器。

本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種電流模一位全加器，包括第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管、第八n型finfet管、第九n型finfet管、第十n型finfet管和第十一n型finfet管，所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管和所述的第四p型finfet管分別為低閾值p型finfet管，所述的第二n型finfet管、所述的第三n型finfet管、所述的第五n型finfet管、所述的第六n型finfet管、所述的第七n型finfet管、所述的第八n型finfet管、所述的第十n型finfet管和所述的第十一n型finfet管分別為低閾值n型finfet管，所述的第一n型finfet管、所述的第四n型finfet管和所述的第九n型finfet管分別為高閾值n型finfet管，所述的第一p型finfet管的源極、所述的第二p型finfet管的源極、所述的第三p型finfet管的源極和所述的第四p型finfet管的源極均接入電源，所述的第一p型finfet管的前柵、所述的第一p型finfet管的背柵、所述的第二p型finfet管的前柵、所述的第二p型finfet管的背柵、所述的第三p型finfet管的前柵、所述的第三p型finfet管的背柵、所述的第四p型finfet管的前柵和所述的第四p型finfet管的背柵連接且其連接端為所述的電流模一位全加器的第一控制端，所述的第一p型finfet管的漏極、所述的第一n型finfet管的漏極、所述的第三n型finfet管的前柵、所述的第三n型finfet管的背柵、所述的第四n型finfet管的漏極和所述的第六n型finfet管的漏極連接，所述的第一n型finfet管的源極和所述的第二n型finfet管的漏極連接，所述的第二p型finfet管的漏極和所述的第三n型finfet管的漏極連接且其連接端為所述的電流模一位全加器的輸出端，輸出和信號(hào)，所述的第四n型finfet管的源極和所述的第五n型finfet管的漏極連接，所述的第三p型finfet管的漏極、所述的第六n型finfet管的前柵、所述的第六n型finfet管的背柵、所述的第七n型finfet管的漏極、所述的第九n型finfet管的漏極、所述的第十n型finfet管的前柵和所述的第十n型finfet管的背柵連接，所述的第七n型finfet管的源極和所述的第八n型finfet管的漏極連接，所述的第四p型finfet管的漏極和所述的第十n型finfet管的漏極連接且其連接端為所述的電流模一位全加器的高位進(jìn)位信號(hào)輸出端，輸出高位進(jìn)位信號(hào)，所述的第二n型finfet管的源極、所述的第三n型finfet管的源極、所述的第五n型finfet管的源極、所述的第六n型finfet管的源極、所述的第八n型finfet管的源極、所述的第九n型finfet管的源極、所述的第十n型finfet管的源極和所述的第十一n型finfet管的漏極連接，所述的第十一n型finfet管的源極接地，所述的第一n型finfet管的前柵、所述的第七n型finfet管的前柵和所述的第九n型finfet管的前柵連接且其連接端為所述的電流模一位全加器的第一加數(shù)信號(hào)輸入端，接入第一加數(shù)信號(hào)，所述的第一n型finfet管的背柵、所述的第七n型finfet管的背柵和所述的第九n型finfet管的背柵連接且其連接端為所述的電流模一位全加器的第二加數(shù)信號(hào)輸入端，接入第二加數(shù)信號(hào)，所述的第二n型finfet管的前柵、所述的第二n型finfet管的背柵、所述的第八n型finfet管的前柵和所述的第八n型finfet管的背柵連接且其連接端為所述的電流模一位全加器的低位進(jìn)位信號(hào)輸入端，接入低位進(jìn)位信號(hào)，所述的第四n型finfet管的前柵為所述的電流模一位全加器的第一反相加數(shù)信號(hào)輸入端，接入第一加數(shù)信號(hào)的反相信號(hào)，所述的第四n型finfet管的背柵為所述的電流模一位全加器的第二反相加數(shù)信號(hào)輸入端，接入第二加數(shù)信號(hào)的反相信號(hào)，所述的第五n型finfet管的前柵和所述的第五n型finfet管的背柵連接且其連接端為所述的電流模一位全加器的反相低位進(jìn)位信號(hào)輸入端，接入低位進(jìn)位信號(hào)的反相信號(hào)，所述的第十一n型finfet管的前柵和所述的第十一n型finfet管的背柵連接且其連接端為所述的電流模一位全加器的第二控制端。

所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管和所述的第四p型finfet管的閾值電壓均為0.17v，所述的第一n型finfet管、所述的第四n型finfet管和所述的第九n型finfet管的閾值電壓均為0.70v，所述的第七n型finfet管的閾值電壓為0.47v，所述的第二n型finfet管、所述的第三n型finfet管、所述的第五n型finfet管、所述的第六n型finfet管、所述的第八n型finfet管、所述的第十n型finfet管和所述的第十一n型finfet管的閾值電壓均為0.33v。。

所述的第一p型finfet管鰭的個(gè)數(shù)為1，所述的第二p型finfet管鰭的個(gè)數(shù)為1，所述的第三p型finfet管鰭的個(gè)數(shù)為1，所述的第四p型finfet管鰭的個(gè)數(shù)為1，所述的第一n型finfet管鰭的個(gè)數(shù)為6，所述的第二n型finfet管鰭的個(gè)數(shù)為1，所述的第三n型finfet管鰭的個(gè)數(shù)為1，所述的第四n型finfet管鰭的個(gè)數(shù)為6，所述的第五n型finfet管鰭的個(gè)數(shù)為1，所述的第六n型finfet管鰭的個(gè)數(shù)為1，所述的第七n型finfet管鰭的個(gè)數(shù)為4，所述的第八n型finfet管鰭的個(gè)數(shù)為1，所述的第九n型finfet管鰭的個(gè)數(shù)為6，所述的第十n型finfet管鰭的個(gè)數(shù)為1，所述的第十一n型finfet管鰭的個(gè)數(shù)為7。

與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于通過第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管、第八n型finfet管、第九n型finfet管、第十n型finfet管和第十一n型finfet管構(gòu)成電流模一位全加器，第一p型finfet管、第二p型finfet管、第三p型finfet管和第四p型finfet管構(gòu)成電流模一位全加器的上拉電阻網(wǎng)絡(luò)，第十一n型finfet管作為獨(dú)立電流源，而第一n型finfet管、第四n型finfet管和第九n型finfet管實(shí)現(xiàn)“與功能”，第七n型finfet管實(shí)現(xiàn)“或功能”，第一n型finfet管、第二n型finfet管、第三n型finfet管和第五n型finfet管組成第一個(gè)pdn網(wǎng)絡(luò)(即下拉網(wǎng)絡(luò))，第七n型finfet管、第八n型finfet管和第九n型finfet管組成第二個(gè)pdn網(wǎng)絡(luò)，兩個(gè)pdn網(wǎng)絡(luò)共用一對(duì)p型finfet管(負(fù)載電阻)和一個(gè)尾電流，由此將finfet管和電流模結(jié)構(gòu)結(jié)合起來實(shí)現(xiàn)一位全加器，保留了電流模的上拉電阻網(wǎng)絡(luò)和獨(dú)立電流源結(jié)構(gòu)，減少了作為負(fù)載的p型finfet管和尾電流的數(shù)目，減小電路的面積，降低電路的延時(shí)，同時(shí)有效的避免了下拉網(wǎng)絡(luò)中finfet管的串聯(lián)和三層邏輯，減小了電源至地的棧高度，保證電路正常工作，實(shí)現(xiàn)不同的復(fù)雜門電路邏輯功能，把復(fù)雜的邏輯功能電路分解為兩個(gè)簡(jiǎn)單的子函數(shù)，從而實(shí)現(xiàn)簡(jiǎn)化電路，降低下拉網(wǎng)絡(luò)的棧高度，達(dá)到降低電路最小工作電壓，減小電路性能偏差的目的，在保證電流模一位全加器性能的基礎(chǔ)上，使其電路面積、延時(shí)、功耗和功耗延時(shí)積均較小。

附圖說明

圖1為現(xiàn)有的電流模一位全加器的電路圖；

圖2為本發(fā)明的電流模一位全加器的電路圖；

圖3為標(biāo)準(zhǔn)電壓(1v)下，本發(fā)明的電流模一位全加器在bsimimg標(biāo)準(zhǔn)工藝下的仿真波形圖。

具體實(shí)施方式

以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。

實(shí)施例一：如圖2所示，一種電流模一位全加器，包括第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第九n型finfet管n9、第十n型finfet管n10和第十一n型finfet管n11，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4分別為低閾值p型finfet管，第二n型finfet管n2、第三n型finfet管n3、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第十n型finfet管n10和第十一n型finfet管n11分別為低閾值n型finfet管，第一n型finfet管n1、第四n型finfet管n4和第九n型finfet管n9分別為高閾值n型finfet管，第一p型finfet管p1的源極、第二p型finfet管p2的源極、第三p型finfet管p3的源極和第四p型finfet管p4的源極均接入電源vdd，第一p型finfet管p1的前柵、第一p型finfet管p1的背柵、第二p型finfet管p2的前柵、第二p型finfet管p2的背柵、第三p型finfet管p3的前柵、第三p型finfet管p3的背柵、第四p型finfet管p4的前柵和第四p型finfet管p4的背柵連接且其連接端為電流模一位全加器的第一控制端，接入第一電壓控制信號(hào)vrfp，第一p型finfet管p1的漏極、第一n型finfet管n1的漏極、第三n型finfet管n3的前柵、第三n型finfet管n3的背柵、第四n型finfet管n4的漏極和第六n型finfet管n6的漏極連接，第一n型finfet管n1的源極和第二n型finfet管n2的漏極連接，第二p型finfet管p2的漏極和第三n型finfet管n3的漏極連接且其連接端為電流模一位全加器的輸出端，輸出和信號(hào)s，第四n型finfet管n4的源極和第五n型finfet管n5的漏極連接，第三p型finfet管p3的漏極、第六n型finfet管n6的前柵、第六n型finfet管n6的背柵、第七n型finfet管n7的漏極、第九n型finfet管n9的漏極、第十n型finfet管n10的前柵和第十n型finfet管n10的背柵連接，第七n型finfet管n7的源極和第八n型finfet管n8的漏極連接，第四p型finfet管p4的漏極和第十n型finfet管n10的漏極連接且其連接端為電流模一位全加器的高位進(jìn)位信號(hào)輸出端，輸出高位進(jìn)位信號(hào)co，第二n型finfet管n2的源極、第三n型finfet管n3的源極、第五n型finfet管n5的源極、第六n型finfet管n6的源極、第八n型finfet管n8的源極、第九n型finfet管n9的源極、第十n型finfet管n10的源極和第十一n型finfet管n11的漏極連接，第十一n型finfet管n11的源極接地，第一n型finfet管n1的前柵、第七n型finfet管n7的前柵和第九n型finfet管n9的前柵連接且其連接端為電流模一位全加器的第一加數(shù)信號(hào)輸入端，接入第一加數(shù)信號(hào)a，第一n型finfet管n1的背柵、第七n型finfet管n7的背柵和第九n型finfet管n9的背柵連接且其連接端為電流模一位全加器的第二加數(shù)信號(hào)輸入端，接入第二加數(shù)信號(hào)b，第二n型finfet管n2的前柵、第二n型finfet管n2的背柵、第八n型finfet管n8的前柵和第八n型finfet管n8的背柵連接且其連接端為電流模一位全加器的低位進(jìn)位信號(hào)輸入端，接入低位進(jìn)位信號(hào)ci，第四n型finfet管n4的前柵為電流模一位全加器的第一反相加數(shù)信號(hào)輸入端，接入第一加數(shù)信號(hào)的反相信號(hào)ab，第四n型finfet管n4的背柵為電流模一位全加器的第二反相加數(shù)信號(hào)輸入端，接入第二加數(shù)信號(hào)的反相信號(hào)bb，第五n型finfet管n5的前柵和第五n型finfet管n5的背柵連接且其連接端為電流模一位全加器的反相低位進(jìn)位信號(hào)輸入端，接入低位進(jìn)位信號(hào)的反相信號(hào)cib，第十一n型finfet管n11的前柵和第十一n型finfet管n11的背柵連接且其連接端為電流模一位全加器的第二控制端，接入第二電壓控制信號(hào)vrfn。

本實(shí)施例中，第一電壓控制信號(hào)vrfp由偏置電路產(chǎn)生，通常為0.3v～0.8v，第二電壓控制信號(hào)vrfn通常由常規(guī)的電流鏡的偏置實(shí)現(xiàn)，第二電壓控制信號(hào)vrfn為0.6v～1v。

實(shí)施例二：如圖2所示，一種電流模一位全加器，包括第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第九n型finfet管n9、第十n型finfet管n10和第十一n型finfet管n11，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4分別為低閾值p型finfet管，第二n型finfet管n2、第三n型finfet管n3、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第十n型finfet管n10和第十一n型finfet管n11分別為低閾值n型finfet管，第一n型finfet管n1、第四n型finfet管n4和第九n型finfet管n9分別為高閾值n型finfet管，第一p型finfet管p1的源極、第二p型finfet管p2的源極、第三p型finfet管p3的源極和第四p型finfet管p4的源極均接入電源vdd，第一p型finfet管p1的前柵、第一p型finfet管p1的背柵、第二p型finfet管p2的前柵、第二p型finfet管p2的背柵、第三p型finfet管p3的前柵、第三p型finfet管p3的背柵、第四p型finfet管p4的前柵和第四p型finfet管p4的背柵連接且其連接端為電流模一位全加器的第一控制端，接入第一電壓控制信號(hào)vrfp，第一p型finfet管p1的漏極、第一n型finfet管n1的漏極、第三n型finfet管n3的前柵、第三n型finfet管n3的背柵、第四n型finfet管n4的漏極和第六n型finfet管n6的漏極連接，第一n型finfet管n1的源極和第二n型finfet管n2的漏極連接，第二p型finfet管p2的漏極和第三n型finfet管n3的漏極連接且其連接端為電流模一位全加器的輸出端，輸出和信號(hào)s，第四n型finfet管n4的源極和第五n型finfet管n5的漏極連接，第三p型finfet管p3的漏極、第六n型finfet管n6的前柵、第六n型finfet管n6的背柵、第七n型finfet管n7的漏極、第九n型finfet管n9的漏極、第十n型finfet管n10的前柵和第十n型finfet管n10的背柵連接，第七n型finfet管n7的源極和第八n型finfet管n8的漏極連接，第四p型finfet管p4的漏極和第十n型finfet管n10的漏極連接且其連接端為電流模一位全加器的高位進(jìn)位信號(hào)輸出端，輸出高位進(jìn)位信號(hào)co，第二n型finfet管n2的源極、第三n型finfet管n3的源極、第五n型finfet管n5的源極、第六n型finfet管n6的源極、第八n型finfet管n8的源極、第九n型finfet管n9的源極、第十n型finfet管n10的源極和第十一n型finfet管n11的漏極連接，第十一n型finfet管n11的源極接地，第一n型finfet管n1的前柵、第七n型finfet管n7的前柵和第九n型finfet管n9的前柵連接且其連接端為電流模一位全加器的第一加數(shù)信號(hào)輸入端，接入第一加數(shù)信號(hào)a，第一n型finfet管n1的背柵、第七n型finfet管n7的背柵和第九n型finfet管n9的背柵連接且其連接端為電流模一位全加器的第二加數(shù)信號(hào)輸入端，接入第二加數(shù)信號(hào)b，第二n型finfet管n2的前柵、第二n型finfet管n2的背柵、第八n型finfet管n8的前柵和第八n型finfet管n8的背柵連接且其連接端為電流模一位全加器的低位進(jìn)位信號(hào)輸入端，接入低位進(jìn)位信號(hào)ci，第四n型finfet管n4的前柵為電流模一位全加器的第一反相加數(shù)信號(hào)輸入端，接入第一加數(shù)信號(hào)的反相信號(hào)ab，第四n型finfet管n4的背柵為電流模一位全加器的第二反相加數(shù)信號(hào)輸入端，接入第二加數(shù)信號(hào)的反相信號(hào)bb，第五n型finfet管n5的前柵和第五n型finfet管n5的背柵連接且其連接端為電流模一位全加器的反相低位進(jìn)位信號(hào)輸入端，接入低位進(jìn)位信號(hào)的反相信號(hào)cib，第十一n型finfet管n11的前柵和第十一n型finfet管n11的背柵連接且其連接端為電流模一位全加器的第二控制端，接入第二電壓控制信號(hào)vrfn。

本實(shí)施例中，第一電壓控制信號(hào)vrfp由偏置電路產(chǎn)生，通常為0.3v～0.8v，第二電壓控制信號(hào)vrfn通常由常規(guī)的電流鏡的偏置實(shí)現(xiàn)，第二電壓控制信號(hào)vrfn為0.6v～1v。

本實(shí)施例中，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4的閾值電壓均為0.17v，第一n型finfet管n1、第四n型finfet管n4和第九n型finfet管n9的閾值電壓均為0.70v，第七n型finfet管n7的閾值電壓為0.47v，第二n型finfet管n2、第三n型finfet管n3、第五n型finfet管n5、第六n型finfet管n6、第八n型finfet管n8、第十n型finfet管n10和第十一n型finfet管n11的閾值電壓均為0.33v。。

本實(shí)施例中，第一p型finfet管p1鰭的個(gè)數(shù)為1，第二p型finfet管p2鰭的個(gè)數(shù)為1，第三p型finfet管p3鰭的個(gè)數(shù)為1，第四p型finfet管p4鰭的個(gè)數(shù)為1，第一n型finfet管n1鰭的個(gè)數(shù)為6，第二n型finfet管n2鰭的個(gè)數(shù)為1，第三n型finfet管n3鰭的個(gè)數(shù)為1，第四n型finfet管n4鰭的個(gè)數(shù)為6，第五n型finfet管n5鰭的個(gè)數(shù)為1，第六n型finfet管n6鰭的個(gè)數(shù)為1，第七n型finfet管n7鰭的個(gè)數(shù)為4，第八n型finfet管n8鰭的個(gè)數(shù)為1，第九n型finfet管n9鰭的個(gè)數(shù)為6，第十n型finfet管n10鰭的個(gè)數(shù)為1，第十一n型finfet管n11鰭的個(gè)數(shù)為7。

為了驗(yàn)證本發(fā)明的電流模一位全加器的優(yōu)益性，在bsimimg標(biāo)準(zhǔn)工藝下，使用電路仿真工具h(yuǎn)spice在電路的輸入頻率為100mhz、200mhz、500mhz、1ghz的條件下，將本發(fā)明的電流模一位全加器和圖1所示的bsimimg工藝庫中的現(xiàn)有的電流模一位全加器這兩種一位全加器的電路進(jìn)行仿真比較分析，bsimimg工藝庫對(duì)應(yīng)的電源電壓為1v。標(biāo)準(zhǔn)電壓(1v)下，本發(fā)明的電流模一位全加器基于bsimimg標(biāo)準(zhǔn)工藝的仿真波形圖如圖3所示。

在bsimimg標(biāo)準(zhǔn)工藝，輸入頻率為100mhz條件下對(duì)本發(fā)明的電流模一位全加器和圖1所示的現(xiàn)有的電流模一位全加器進(jìn)行仿真比較，其性能比較表如表1所示。

表1

從表1中可以得出：本發(fā)明的電流模一位全加器與圖1所示的現(xiàn)有的電流模一位全加器相比，晶體管數(shù)目減少了10個(gè)，進(jìn)位輸出延時(shí)減小了9.71％，和輸出延時(shí)減小了23.17％，功耗減小了1.96％，功耗延時(shí)積減小了25.58％。

在bsimimg標(biāo)準(zhǔn)工藝，輸入頻率為200mhz條件下對(duì)本發(fā)明的電流模一位全加器和圖1所示的現(xiàn)有的電流模一位全加器進(jìn)行仿真比較，其性能比較表如表2所示。

表2

從表2中可以得出：本發(fā)明的電流模一位全加器與圖1所示的現(xiàn)有的電流模一位全加器相比，晶體管數(shù)目減少了10個(gè)，進(jìn)位輸出延時(shí)減小了9.71％，和輸出延時(shí)減小了23.17％，功耗減小了0.62％，功耗延時(shí)積減小了23.93％。

在bsimimg標(biāo)準(zhǔn)工藝，輸入頻率為500mhz條件下對(duì)本發(fā)明的電流模一位全加器和圖1所示的現(xiàn)有的電流模一位全加器進(jìn)行仿真比較，其性能比較表如表3所示。

表3

從表3中可以得出：本發(fā)明的電流模一位全加器與圖1所示的現(xiàn)有的電流模一位全加器相比，晶體管數(shù)目減少了10個(gè)，進(jìn)位輸出延時(shí)減小了9.71％，和輸出延時(shí)減小了23.17％，功耗減小了0.55％，功耗延時(shí)積減小了23.85％。

在bsimimg標(biāo)準(zhǔn)工藝，輸入頻率為1ghz條件下對(duì)本發(fā)明的電流模一位全加器和圖1所示的現(xiàn)有的電流模一位全加器進(jìn)行仿真比較，其性能比較表如表4所示。

表4

從表4中可以得出：本發(fā)明的電流模一位全加器與圖1所示的現(xiàn)有的電流模一位全加器相比，晶體管數(shù)目減少了10個(gè)，進(jìn)位輸出延時(shí)減小了9.71％，和輸出延時(shí)減小了23.17％，功耗增大了0.87％，功耗延時(shí)積減小了22.09％。