本發(fā)明涉及信道編碼領(lǐng)域，特別涉及一種cdr系統(tǒng)中二級部分并行輸入累加左移的qc-ldpc編碼器。

背景技術(shù)：

低密度奇偶校驗(yàn)(low-densityparity-check,ldpc)碼是高效的信道編碼技術(shù)之一，而準(zhǔn)循環(huán)ldpc(quasi-cyclicldpc，qc-ldpc)碼是一種特殊的ldpc碼。qc-ldpc碼的生成矩陣g和校驗(yàn)矩陣h都是由循環(huán)矩陣構(gòu)成的陣列，具有分段循環(huán)的特點(diǎn)，故被稱為qc-ldpc碼。循環(huán)矩陣的首行是末行循環(huán)右移1位的結(jié)果，其余各行都是其上一行循環(huán)右移1位的結(jié)果，因此，循環(huán)矩陣完全由其首行來表征。通常，循環(huán)矩陣的首行被稱為它的生成多項(xiàng)式。

cdr標(biāo)準(zhǔn)采用了系統(tǒng)形式的qc-ldpc碼，其生成矩陣g的左半部分是一個單位矩陣，右半部分是由e×c個b×b階循環(huán)矩陣gi,j(1≤i≤e,e<j≤t,t＝e+c)構(gòu)成的陣列，如下所示：

其中，i是b×b階單位矩陣，0是b×b階全零矩陣。g的連續(xù)b行和b列分別被稱為塊行和塊列。由式(1)可知，g有e塊行和t塊列。cdr標(biāo)準(zhǔn)采用了一種碼率η＝3/4的qc-ldpc碼，對于該碼，t＝36，e＝27，c＝9，b＝256。

cdr標(biāo)準(zhǔn)中3/4碼率qc-ldpc編碼器的現(xiàn)有解決方案是基于c個i型移位寄存器加累加器(type-ishift-register-adder-accumulator,sraa-i)電路的串行編碼器。由c個sraa-i電路構(gòu)成的串行編碼器，在e×b個時鐘周期內(nèi)完成編碼。該方案需要2×c×b個寄存器、c×b個二輸入與門和c×b個二輸入異或門，還需要e×c×b比特rom存儲循環(huán)矩陣的生成多項(xiàng)式。該方案有兩個缺點(diǎn)：一是需要大量存儲器，導(dǎo)致電路成本高；二是串行輸入信息比特，編碼速度慢。

技術(shù)實(shí)現(xiàn)要素：

cdr系統(tǒng)中3/4碼率qc-ldpc編碼器的現(xiàn)有實(shí)現(xiàn)方案存在成本高、編碼速度慢的缺點(diǎn)，針對這些技術(shù)問題，本發(fā)明提供了一種基于二級流水線的qc-ldpc編碼器。

如圖1所示，cdr系統(tǒng)中基于二級流水線的qc-ldpc編碼器主要由2部分組成：稀疏矩陣與向量的乘法器和向量與高密度矩陣的乘法器。編碼過程分2步完成：第1步，使用稀疏矩陣與向量的乘法器計(jì)算向量s；第2步，使用向量與高密度矩陣的乘法器計(jì)算校驗(yàn)向量p。

關(guān)于本發(fā)明的優(yōu)勢與方法可通過下面的發(fā)明詳述及附圖得到進(jìn)一步的了解。

附圖說明

圖1是基于二級流水線的qc-ldpc編碼過程；

圖2是稀疏矩陣與向量的乘法器；

圖3是并行輸入的乘加移位寄存器masr電路的功能框圖；

圖4是由c個并行輸入的masr電路構(gòu)成的一種基于部分并行輸入累加左移的向量與高密度矩陣乘法器；

圖5總結(jié)了編碼器各編碼步驟以及整個編碼過程所需的硬件資源和處理時間。

具體實(shí)施方式

下面結(jié)合附圖對本發(fā)明的較佳實(shí)施例作詳細(xì)闡述，以使本發(fā)明的優(yōu)點(diǎn)和特征能更易于被本領(lǐng)域技術(shù)人員理解，從而對本發(fā)明的保護(hù)范圍作出更為清楚明確的界定。

循環(huán)矩陣的行重和列重相同，記作w。如果w＝0，那么該循環(huán)矩陣是全零矩陣。如果w＝1，那么該循環(huán)矩陣是可置換的，稱為置換矩陣，它可通過對單位矩陣i循環(huán)右移若干位得到。qc-ldpc碼的校驗(yàn)矩陣h是由c×t個b×b階循環(huán)矩陣hj,k(1≤j≤c,1≤k≤t,t＝e+c)構(gòu)成的如下陣列：

通常情況下，校驗(yàn)矩陣h中的任一循環(huán)矩陣要么是全零矩陣(w＝0)要么是置換矩陣(w＝1)。令循環(huán)矩陣hj,k的首行hj,k＝(hj,k,1,hj,k,2,…,hj,k,b)是其生成多項(xiàng)式，其中hj,k,m＝0或1(1≤m≤b)。因?yàn)閔是稀疏的，所以hj,k只有1個‘1’，甚至沒有‘1’。

h的前e塊列對應(yīng)的是信息向量a，后c塊列對應(yīng)的是校驗(yàn)向量p，碼字v＝(a,p)。以b比特為一段，信息向量a被等分為e段，即a＝(a1,a2,…,ae)；校驗(yàn)向量p被等分為c段，即p＝(p1,p2,…,pc)。將h的前e塊列和后c塊列構(gòu)成的矩陣分別記作c和d，則

h＝[cd](3)

c是由c×e個b×b階循環(huán)矩陣構(gòu)成，d是由c×c個b×b階循環(huán)矩陣構(gòu)成。將式(3)和碼字v＝(a,p)代入hv^t＝0，整理可得

p^t＝φ^tca^t(4)

其中，φ^t＝d^–1，上標(biāo)^t和^–1分別表示轉(zhuǎn)置和矩陣的逆，d必須滿秩。眾所周知，循環(huán)矩陣的逆、乘積、和仍然是循環(huán)矩陣。因此，φ也是由循環(huán)矩陣構(gòu)成的陣列。然而，雖然矩陣d是稀疏的，但φ通常不再稀疏而是高密度的。

令s^t＝ca^t和p^t＝φ^ts^t，則p＝sφ。使用c計(jì)算s涉及稀疏矩陣與向量的乘法，使用φ計(jì)算p涉及向量與高密度矩陣的乘法。根據(jù)以上討論，可給出一種基于二級流水線的qc-ldpc編碼過程，如圖1所示。

令s＝(s1,s2,…,sc)，則sj^t是矩陣c的第j塊行與a^t的乘積，即

其中，1≤i≤e，1≤j≤c。sj的第n比特sj,n(1≤n≤b)為

其中，上標(biāo)^rs(n–1)和^ls(n–1)分別表示循環(huán)右移n–1位和循環(huán)左移n–1位。既然任一循環(huán)矩陣生成多項(xiàng)式hj,i只有少量的‘1’甚至是全零，那么式(6)中的內(nèi)積可通過對循環(huán)左移寄存器的抽頭求和來實(shí)現(xiàn)，如圖2所示的稀疏矩陣與向量的乘法器。稀疏矩陣與向量的乘法器由t個b比特寄存器r1,1,r1,2,…,r1,t和c個多輸入異或門x1,1,x1,2,…,x1,c組成。寄存器r1,1,r1,2,…,r1,e用于加載和循環(huán)左移信息段a1,a2,…,ae，寄存器r1,e+1,r1,e+2,…,r1,t用于存儲s的向量段s1,s2,…,sc。圖2中的稀疏連接取決于矩陣c中的所有循環(huán)矩陣生成多項(xiàng)式。如果hj,i,m＝1(1≤m≤b)，那么信息段ai的第m比特連接到異或門x1,j。因此，寄存器r1,i的所有抽頭取決于矩陣c第i塊列中所有循環(huán)矩陣生成多項(xiàng)式的非零元素所在位置，而多輸入異或門x1,j的輸入取決于矩陣c第j塊行中所有循環(huán)矩陣生成多項(xiàng)式的非零元素所在位置。如果c中的所有循環(huán)矩陣生成多項(xiàng)式共有α個‘1’，那么稀疏矩陣與向量的乘法器需要使用(α–c)個二輸入異或門同時計(jì)算s1,n,s2,n,…,sc,n。s可在b個時鐘周期內(nèi)計(jì)算完畢。使用稀疏矩陣與向量的乘法器計(jì)算向量s的步驟如下：

第1步，輸入信息段a1,a2,…,ae，將它們分別存入寄存器r1,1,r1,2,…,r1,e中；

第2步，寄存器r1,1,r1,2,…,r1,e同時循環(huán)左移1次，異或門x1,1,x1,2,…,x1,c分別將異或結(jié)果左移入寄存器r1,e+1,r1,e+2,…,r1,t中；

第3步，重復(fù)第2步b-1次，完成后，寄存器r1,e+1,r1,e+2,…,r1,t存儲的內(nèi)容分別是向量段s1,s2,…,sc，它們構(gòu)成了向量s。

p^t＝φ^ts^t等價于p＝sφ。φ是由c×c個b×b階循環(huán)矩陣φj,u(1≤j≤c,1≤u≤c)構(gòu)成的陣列。令循環(huán)矩陣φj,u的首行g(shù)j,u是其生成多項(xiàng)式。由p＝sφ可知，第u段校驗(yàn)向量滿足

pu＝s1φ1,u+s2φ2,u+…+sjφj,u+…+scφc,u(7)

令生成多項(xiàng)式gj,u＝(gj,u,1,gj,u,2,…,gj,u,b)，則φj,u可視為單位矩陣循環(huán)右移版本的加權(quán)和，即

φj,u＝gj,u,1i^r(0)+gj,u,2i^r(1)+…+gj,u,bi^r(b-1)(8)

其中，上標(biāo)^r()表示循環(huán)右移。那么，式(7)等號右邊的第j項(xiàng)可展開為

既然將sj循環(huán)右移n位等價于將它循環(huán)左移b-n位，即那么式(9)可改寫為

式(10)是一個乘-加-左移-存儲的過程，其實(shí)現(xiàn)用并行輸入的乘加移位寄存器(multiplier-adder-shift-register,masr)電路。圖3是并行輸入的masr電路的功能框圖，向量s以b比特為一段并行送入該電路。當(dāng)用并行輸入的masr電路對校驗(yàn)段pu(1≤u≤c)進(jìn)行編碼時，生成多項(xiàng)式查找表預(yù)先存儲矩陣φ的第u塊列的所有生成多項(xiàng)式，移位寄存器被清零初始化。當(dāng)?shù)?個時鐘周期到來時，向量段s1移入電路，生成多項(xiàng)式查找表輸出φ的第1塊行、第u塊列的生成多項(xiàng)式φ1,u的第0個比特g1,u,1，并與向量段s1進(jìn)行標(biāo)量乘，乘積g1,u,1s1與移位寄存器的內(nèi)容0模2加，和g1,u,1s1循環(huán)左移1位的結(jié)果(0+g1,u,1s1)^l(1)存回移位寄存器。當(dāng)?shù)?個時鐘周期到來時，生成多項(xiàng)式查找表輸出φ1,u的第2個比特g1,u,2，并與向量段s1進(jìn)行標(biāo)量乘，乘積g1,u,2s1與移位寄存器的內(nèi)容(0+g1,u,1s1)^l(1)模2加，和(0+g1,u,1s1)^l(1)+g1,u,2s1循環(huán)左移1位的結(jié)果((0+g1,u,1s1)^l(1)+g1,u,2s1)^l(1)存回移位寄存器。上述乘-加-左移-存儲過程繼續(xù)進(jìn)行下去。當(dāng)?shù)赽個時鐘周期結(jié)束時，移位寄存器存儲的是部分和s1φ1,u，這是向量段s1對pu的貢獻(xiàn)。當(dāng)?shù)赽+1個時鐘周期到來時，向量段s2移入電路，重復(fù)上述乘-加-左移-存儲過程。當(dāng)生成多項(xiàng)式查找表已輸出φ2,u的最后一個比特g2,u,b時，累加器存儲的是部分和s1φ1,u+s2φ2,u。重復(fù)上述過程，直到整個向量s全部并行移入電路。此時，累加器存儲的是校驗(yàn)段pu。

圖4給出了由c個并行輸入的masr構(gòu)成的一種基于部分并行輸入累加左移的向量與高密度矩陣乘法器，由生成多項(xiàng)式查找表、b位二進(jìn)制乘法器、b位二進(jìn)制加法器和移位寄存器四種功能模塊組成。生成多項(xiàng)式查找表l1,l2,…,lc分別預(yù)存矩陣φ第1,2,…,c塊列中的所有循環(huán)矩陣生成多項(xiàng)式。生成多項(xiàng)式查找表l1,l2,…,lc輸出的生成多項(xiàng)式比特分別與向量段sj(1≤j≤c)進(jìn)行標(biāo)量乘，這c個標(biāo)量乘法分別通過b位二進(jìn)制乘法器m1,m2,…,mc完成。b位二進(jìn)制乘法器m1,m2,…,mc的乘積分別與移位寄存器r1,r2,…,rc的內(nèi)容相加，這c個模2加法分別通過b位二進(jìn)制加法器a1,a2,…,ac完成。b位二進(jìn)制加法器a1,a2,…,ac的和被循環(huán)左移1位后的結(jié)果分別存入移位寄存器r1,r2,…,rc。

生成多項(xiàng)式查找表l1,l2,…,lc存儲矩陣φ中的循環(huán)矩陣生成多項(xiàng)式。生成多項(xiàng)式查找表l1～lc分別存儲φ的第1～c塊列中的所有生成多項(xiàng)式，對于任一塊列，依次存儲第1,2,…,c塊行對應(yīng)的生成多項(xiàng)式。生成多項(xiàng)式查找表l1～lc串行輸出生成多項(xiàng)式的比特。

使用向量與高密度矩陣的乘法器計(jì)算校驗(yàn)向量p的步驟如下：

第1步，清零移位寄存器r1,r2,…,rc；

第2步，輸入向量段sj(1≤j≤c)；

第3步，生成多項(xiàng)式查找表l1,l2,…,lc分別輸出矩陣φ第j塊行中第1,2,…,c塊列的生成多項(xiàng)式比特，這些生成多項(xiàng)式比特分別通過b位二進(jìn)制乘法器m1,m2,…,mc與向量段sj進(jìn)行標(biāo)量乘，b位二進(jìn)制乘法器m1,m2,…,mc的乘積分別通過b位二進(jìn)制加法器a1,a2,…,ac與移位寄存器r1,r2,…,rc的內(nèi)容相加，b位二進(jìn)制加法器a1,a2,…,ac的和被循環(huán)左移1位后的結(jié)果分別存入移位寄存器r1,r2,…,rc；

第4步，重復(fù)第3步b-1次；

第5步，以1為步長遞增改變j的取值，重復(fù)第2～4步c-1次，直到整個向量s輸入完畢，此時，移位寄存器r1,r2,…,rc存儲的分別是校驗(yàn)段p1,p2,…,pc，它們構(gòu)成了校驗(yàn)向量p＝(p1,p2,…,pc)。

本發(fā)明提供了一種基于二級流水線的qc-ldpc編碼方法，適用于cdr系統(tǒng)中的3/4碼率qc-ldpc碼，其編碼步驟描述如下：

第1步，使用稀疏矩陣與向量的乘法器計(jì)算向量s；

第2步，使用向量與高密度矩陣的乘法器計(jì)算校驗(yàn)向量p。

圖5總結(jié)了編碼器各編碼步驟以及整個編碼過程所需的硬件資源消耗和處理時間。

從圖5不難看出，流水線充滿時，整個編碼過程共需max(t–c+b,cb)＝cb個時鐘周期，小于基于c個sraa-i電路的串行編碼方法所需的e×b個時鐘周期。對于cdr標(biāo)準(zhǔn)中3/4碼率qc-ldpc編碼器，本發(fā)明的編碼速度是后者的3倍。

cdr標(biāo)準(zhǔn)中3/4碼率qc-ldpc編碼器的現(xiàn)有解決方案需要e×c×b比特rom，而本發(fā)明需要c²b比特rom。本發(fā)明需要較少的rom，是現(xiàn)有解決方案的1/3。

綜上可見，對于cdr標(biāo)準(zhǔn)中3/4碼率qc-ldpc編碼器，與傳統(tǒng)的串行sraa法相比，本發(fā)明具有編碼速度快、存儲器消耗少等優(yōu)點(diǎn)。

以上所述，僅為本發(fā)明的具體實(shí)施方式之一，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本領(lǐng)域的技術(shù)人員在本發(fā)明所揭露的技術(shù)范圍內(nèi)，可不經(jīng)過創(chuàng)造性勞動想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書所限定的保護(hù)范圍為準(zhǔn)。