本發(fā)明涉及一種驅(qū)動電路。

背景技術：

以往，已知有驅(qū)動開關元件等后級電路的驅(qū)動電路(例如，參照專利文獻1)。驅(qū)動電路輸出與輸入信號對應的邏輯值的控制信號，來驅(qū)動后級電路。驅(qū)動電路具有將來自以低電壓動作的前級電路的輸入信號的電平進行轉(zhuǎn)換的電平轉(zhuǎn)換電路、和根據(jù)電平轉(zhuǎn)換電路的輸出來生成控制信號的控制電路。

現(xiàn)有技術文獻

專利文獻

專利文獻1：日本特開2011-139423號公報

技術實現(xiàn)要素：

技術問題

驅(qū)動電路存在產(chǎn)生浪涌電壓的情況。例如在后級的開關元件進行開關的情況下，存在產(chǎn)生大的浪涌電壓的情況。已知有如下課題：如果浪涌電壓傳遞到電平轉(zhuǎn)換電路側(cè)，則與浪涌電壓對應的信號會被輸入到控制電路，控制電路會輸出錯誤的邏輯值的控制信號。

技術方案

在本發(fā)明的形態(tài)中，根據(jù)被輸入的置位信號和復位信號來驅(qū)動后級電路的驅(qū)動電路可以具備置位側(cè)電平轉(zhuǎn)換電路、復位側(cè)電平轉(zhuǎn)換電路和控制電路。置位側(cè)電平轉(zhuǎn)換電路可以根據(jù)置位信號而動作，并生成置位電位。復位側(cè)電平轉(zhuǎn)換電路可以根據(jù)復位信號而動作，并生成復位電位?？刂齐娐房梢陨膳c置位電位和復位電位對應的控制信號而驅(qū)動后級電路。置位側(cè)電平轉(zhuǎn)換電路和復位側(cè)電平轉(zhuǎn)換電路各自可以具有輸入晶體管和串聯(lián)晶體管部。輸入晶體管可以設置于高電位與基準電位之間。輸入晶體管可以根據(jù)置位信號或復位信號而動作，將漏極電壓作為置位電位或復位電位輸出。串聯(lián)晶體管部可以包括第一mos晶體管和第二mos晶體管。第一mos晶體管和第二mos晶體管可以串聯(lián)連接在輸入晶體管的漏極端子與高電位之間。置位側(cè)電平轉(zhuǎn)換電路和復位側(cè)電平轉(zhuǎn)換電路中的第一mos晶體管可以與控制電路所輸出的控制信號的邏輯值對應地彼此互補動作。置位側(cè)電平轉(zhuǎn)換電路還可以具有置位側(cè)緩沖器。置位側(cè)緩沖器可以將置位電位的電平與對應于基準電位的閾值進行比較，并基于比較結(jié)果來控制復位側(cè)電平轉(zhuǎn)換電路的第二mos晶體管。復位側(cè)電平轉(zhuǎn)換電路還可以具有復位側(cè)緩沖器。復位側(cè)緩沖器可以將復位電位的電平與對應于基準電位的閾值進行比較，并基于比較結(jié)果控制置位側(cè)電平轉(zhuǎn)換電路的第二mos晶體管。

在負電壓的浪涌電壓被施加到基準電位的情況下，置位側(cè)緩沖器和復位側(cè)緩沖器可以將對應的第二mos晶體管控制為斷開狀態(tài)。在正電壓的浪涌電壓被施加到基準電位的情況下，置位側(cè)緩沖器和復位側(cè)緩沖器可以將對應的第二mos晶體管控制為導通狀態(tài)。

置位側(cè)緩沖器可以在比置位電位的脈沖寬度長的期間，將對應的第二mos晶體管維持在導通狀態(tài)。復位側(cè)緩沖器可以在比復位電位的脈沖寬度長的期間，將對應的第二mos晶體管維持在導通狀態(tài)。置位側(cè)緩沖器將第二mos晶體管從置位電位的脈沖結(jié)束起持續(xù)維持在導通狀態(tài)的維持期間可以與復位側(cè)緩沖器將第二mos晶體管從復位電位的脈沖結(jié)束起持續(xù)維持在導通狀態(tài)的維持期間相等。

置位側(cè)緩沖器和復位側(cè)緩沖器的維持期間可以是能夠改變的。置位側(cè)電平轉(zhuǎn)換電路和復位側(cè)電平轉(zhuǎn)換電路各自還可以具有電阻，該電阻與串聯(lián)晶體管部并聯(lián)地設置在高電位與基準電位之間。

置位側(cè)電平轉(zhuǎn)換電路和復位側(cè)電平轉(zhuǎn)換電路中的各個第一mos晶體管的特性可以相同，置位側(cè)電平轉(zhuǎn)換電路和復位側(cè)電平轉(zhuǎn)換電路中的各個第二mos晶體管的特性可以相同。置位側(cè)緩沖器和復位側(cè)緩沖器各自可以具有mos晶體管、電阻和輸出部。mos晶體管的源極可以連接到高電位。電阻可以連接到mos晶體管的漏極。輸出部可以根據(jù)mos晶體管的漏極電壓而動作。

輸出部可以具有根據(jù)mos晶體管的漏極電壓而動作的反相器?？刂齐娐房梢跃哂墟i存電路和驅(qū)動部。鎖存電路可以輸出與被輸入的置位電位和復位電位對應的控制信號。驅(qū)動部可以根據(jù)控制信號來驅(qū)動后級電路。驅(qū)動電路還可以具備反饋部。反饋部可以基于控制信號使置位側(cè)電平轉(zhuǎn)換電路和復位側(cè)電平轉(zhuǎn)換電路的第一mos晶體管互補動作。反饋部可以在控制信號為l邏輯的情況下將置位側(cè)電平轉(zhuǎn)換電路的第一mos晶體管控制為導通狀態(tài)。反饋部可以在控制信號為h邏輯的情況下將復位側(cè)電平轉(zhuǎn)換電路的第一mos晶體管控制為斷開狀態(tài)。后級電路可以包括串聯(lián)連接兩個晶體管而成的電路。基準電位可以為兩個晶體管的連接點的電位。

應予說明，上述發(fā)明內(nèi)容并未列舉本發(fā)明的全部必要特征。此外，這些特征組的再組合也可構(gòu)成本發(fā)明。

附圖說明

圖1是示出作為參考例的驅(qū)動電路的圖。

圖2是示出圖1所示的驅(qū)動電路的動作例的圖。

圖3是示出本發(fā)明的實施方式的驅(qū)動電路100的一例的圖。

圖4是示出驅(qū)動電路100的動作例的圖。

圖5是示出驅(qū)動電路100的其他動作例的圖。

圖6是示出緩沖器18的構(gòu)成例的圖。

圖7是示出低側(cè)控制電路110的構(gòu)成例的圖。

符號說明

10：電平轉(zhuǎn)換電路12：二極管

13：電阻14：輸入晶體管

16：寄生電容18：緩沖器

20：串聯(lián)晶體管部22：第一mos晶體管

24：第二mos晶體管40：高側(cè)控制電路

42：保護電路44：鎖存電路

46：高側(cè)驅(qū)動部48：反饋部

49：反相器50：源極接地放大電路

52：mos晶體管54：電阻

60：輸出部62：pmos晶體管

64：nmos晶體管100：驅(qū)動電路

110：低側(cè)控制電路112：低側(cè)驅(qū)動部

114：緩沖電路116：脈沖發(fā)生器

118：電源200：負載

210：晶體管220：晶體管

230：電源240：電源

具體實施方式

以下，通過發(fā)明的實施方式來說明本發(fā)明，但以下的實施方式并不限定權利要求所涉及的發(fā)明。此外，在實施方式中所說明的特征的全部組合未必是發(fā)明的技術方案所必需的。

[參考例]

圖1是示出作為參考例的驅(qū)動電路的圖。圖1所示的驅(qū)動電路與專利文獻1的圖15所公開的電路相同。驅(qū)動電路根據(jù)從在低電壓下動作的前級電路輸入的輸入信號pon和poff而動作，并生成控制開關元件swh的動作的控制信號。

晶體管mn1根據(jù)輸入信號pon而動作。輸入信號pon在應該使高側(cè)的開關元件swh為導通狀態(tài)的情況下是表示h邏輯的信號。在輸入信號pon為h邏輯的情況下，晶體管mn1為導通狀態(tài)。在此情況下，置位電位vsetb被二極管d1鉗位到電源e1的低電位側(cè)的vsw電位。此外，如果晶體管mn1成為斷開狀態(tài)，則置位電位vsetb變得與電源e1的高電位側(cè)的高電位vb大致相等。

晶體管mn2根據(jù)輸入信號poff而動作。輸入信號poff在應該使高側(cè)的開關元件swh為斷開狀態(tài)的情況下是表示h邏輯的信號。在輸入信號poff為h邏輯的情況下，晶體管mn2為導通狀態(tài)。在此情況下，復位電位vrstb被二極管d2鉗位到vsw電位。此外，如果晶體管mn2成為斷開狀態(tài)，則復位電位vrstb變得與預定的高電位vb大致相等。通過這樣的動作來轉(zhuǎn)換低電壓的輸入信號pon和poff的電平。

傳輸電路基于置位電位vsetb和復位電位vrstb來控制后級的鎖存電路。例如，在置位電位vsetb為l電平，復位電位vrstb為h電平的情況下，傳輸電路將鎖存電路的輸出設置為預定的高電位。此外，在置位電位vsetb為h電平，復位電位vrstb為l電平的情況下，傳輸電路將鎖存電路的輸出復位為預定的低電位。在置位電位vsetb和復位電位vrstb同為h電平，或同為l電平的情況下，傳輸電路維持鎖存電路的輸出不變。

高側(cè)驅(qū)動部drvh將與鎖存電路的輸出對應的控制信號輸入到高側(cè)的開關元件swh的柵極端子。由此，能夠根據(jù)輸入信號pon和poff來控制開關元件swh。應予說明，低側(cè)驅(qū)動部drvl在與生成輸入信號pon和poff的電路相同的電位系統(tǒng)下動作。因此，低側(cè)的驅(qū)動電路不具有電平轉(zhuǎn)換功能。

此外，為了防止由所謂的dv/dt噪聲引起的誤動作，該驅(qū)動電路具備反相器inv5～inv6、電阻r8～r11和晶體管mp3～mp4。晶體管mp3和mp4都是p溝道的mos晶體管。反相器inv5～inv6根據(jù)被輸入的信號而輸出高電位vb或高側(cè)的基準電位vsw。

在鎖存電路輸出h邏輯的信號sh的情況下，反相器inv5輸出基準電位vsw，反相器inv6輸出高電位vb。在此情況下，在復位側(cè)的晶體管mp4的柵極被施加利用電阻8和電阻9與電阻1對高電位vb和基準電位vsw的差值進行分壓而得到的電位。此外，在串聯(lián)連接的電阻r10、r11和r2的兩端都被施加高電位vb，因此，電阻r10和r11的連接點的電位也變?yōu)楦唠娢籿b。因此，在置位側(cè)的晶體管mp3的柵極被施加高電位vb。

即，在鎖存電路輸出h邏輯的信號sh的情況下，復位側(cè)的晶體管mp4的柵極電壓變得比置位側(cè)的晶體管mp3的柵極電壓低。因此，與晶體管mp3處于斷開狀態(tài)相對地，晶體管mp4成為接近導通狀態(tài)的狀態(tài)。即，晶體管mp4的阻抗變得比晶體管mp3的阻抗小。

在這樣的狀態(tài)下，探討在基準電位vsw產(chǎn)生了dv/dt噪聲的情況。如果開關元件swh和swl進行開關，則高側(cè)的基準電位vsw在非常大的高電壓ein的范圍內(nèi)波動。高側(cè)的高電位vb為在基準電位vsw上加上恒定電壓e1而得到的電位，因此例如如果基準電位vsw上升則高電位vb也同樣上升。

即，電阻r1與晶體管mn1的串聯(lián)電路和電阻r2與晶體管mn2的串聯(lián)電路的電位vb增大。另一方面，晶體管mn1和晶體管mn2的源極-漏極間存在寄生電容cds1、寄生電容cds2。因此，如果高電位vb急劇變化，則由于對寄生電容cds1、cds2的充放電動作，置位電位vsetb和復位電位vrstb變得無法跟隨。

傳輸電路以連接在高電位vb和基準電位vsw之間的電源e1為電源。傳輸電路通過將與這些電位對應的閾值、置位電位vsetb和復位電位vrstb進行比較，來檢測置位電位vsetb和復位電位vrstb的邏輯值。因此，如果置位電位vsetb和復位電位vrstb因dv/dt噪聲而進行相反地波動，則有可能發(fā)生誤動作。

另一方面，圖1的驅(qū)動電路根據(jù)鎖存電路的輸出而使置位側(cè)的晶體管mp3和復位側(cè)的晶體管mp4的阻抗加以區(qū)別。因此，即使在置位電位vsetb和復位電位vrstb因dv/dt噪聲而發(fā)生了波動的情況下，也能夠根據(jù)鎖存電路的輸出使置位電位vsetb和復位電位vsetb的波動方式加以區(qū)別。

即，即使在置位電位vsetb和復位電位vrstb因dv/dt噪聲而發(fā)生了波動的情況下，也以能夠維持置位電位vsetb和復位電位vrstb原本應有的大小關系的方式來使置位側(cè)的晶體管mp3和復位側(cè)的晶體管mp4的阻抗加以區(qū)別。圖1所示的驅(qū)動電路通過這樣的構(gòu)成來防止因dv/dt噪聲而引起的誤動作?？墒?，根據(jù)施加到基準電位vsw的浪涌電壓，留有誤動作的余地。

圖2是示出圖1所示的驅(qū)動電路的動作例的圖。在圖2中，針對晶體管mp3的柵極電壓、晶體管mp4的柵極電壓、基準電位vsw、置位電位vsetb、復位電位vrstb和驅(qū)動電路drvh的輸出電壓，示出了時域波形。在圖2中縱軸表示電壓[v]。應予說明，除了基準電位vsw以外的電壓，都示出了相對于基準電位vsw的電壓值。即，除了基準電位vsw以外的電壓波形中的縱軸的0v與基準電位vws對應。

在圖2的例子中，示出了在驅(qū)動電路drvh輸出l邏輯的控制信號的狀態(tài)下，基準電位vsw被施加有浪涌電壓的情況。在本例中，在基準電位vsw被施加有預定的負電壓之后，施加dv/dt噪聲。浪涌電壓有時是通過開關元件swh和swl的動作而產(chǎn)生，此外還有時是從外部施加的。高側(cè)的基準電位vsw和高電位vb存在因被施加的負電壓而低于低側(cè)的基準電位(在本例中為接地電位)的情況。

如果在基準電位vsw施加負電壓，則在晶體管mp3、mp4所包含的未圖示的寄生二極管中流通正向電流，晶體管mn1和mn2的漏極端子的電位暫時成為比基準電位vsw和高電位vb高的電位。即，置位電位vsetb和復位電位vrstb暫時成為比基準電位vsw和高電位vb高的電位。

如果置位電位vsetb和復位電位vrstb變高，則放電電流從晶體管mn1和mn2的寄生電容cds1和cds2流出。應予說明，雖然晶體管mp3和mp4的阻抗根據(jù)鎖存電路的輸出狀態(tài)而被加以區(qū)別，但是在置位側(cè)和復位側(cè)流通的放電電流的差因晶體管mp3、mp4的寄生二極管的正向電流而變小。

如果在流通了放電電流之后，施加正電壓的dv/dt噪聲，則寄生電容cds1和cds2以及其他寄生電容被充電?？墒?，置位側(cè)的寄生電容和復位側(cè)的寄生電容因布局的偏差等而具有差異，同時在施加負電壓的狀態(tài)下晶體管mp3、mp4的阻抗的差異因寄生二極管的正向偏壓而變小。因此，變得在置位側(cè)和復位側(cè)之間產(chǎn)生寄生電容的充電時間的差異，導致在置位電位vsetb和復位電位vrstb之間產(chǎn)生相對于dv/dt噪聲的波動方式的差異。由此，存在置位電位vsetb和復位電位vrstb的邏輯值與原本應有的值不同的情況。

例如，在圖2所示的例子中，驅(qū)動部drvh輸出l邏輯。此時，在置位電位vsetb和復位電位vrstb同為h邏輯或同為l邏輯的情況下，由于驅(qū)動部drvh的輸出被維持所以不產(chǎn)生誤動作。此外，在置位電位vsetb為h邏輯，復位電位vrstb為l邏輯的情況下，也由于驅(qū)動部drvh的輸出被復位為l邏輯所以不產(chǎn)生誤動作。

另一方面，如果由于施加負電壓后的正的dv/dt噪聲，使得置位電位vsetb成為l邏輯，復位電位vrstb成為h邏輯，則驅(qū)動部drvh的輸出被設置為h邏輯，產(chǎn)生誤動作。雖然通過設置晶體管mp3和mp4等，能夠減少驅(qū)動部drvh的誤動作，但是根據(jù)在施加負電壓后施加正的dv/dt的浪涌電壓等條件，存在產(chǎn)生誤動作的余地。

[實施例]

圖3是示出本發(fā)明的實施方式的驅(qū)動電路100的一例的圖。驅(qū)動電路100根據(jù)被輸入的置位信號set和復位信號reset來驅(qū)動后級電路。后級電路例如是串聯(lián)連接兩個晶體管210和晶體管220而成的電路，用于切換是將負載200的一端連接到高壓電源240，還是將負載200的一端連接到接地電位等共同基準電位。

晶體管210和晶體管220例如是串聯(lián)連接的igbt或高耐壓mosfet等。高側(cè)的n型的晶體管210的源極端子和漏極端子連接于低側(cè)的n型的晶體管220和高壓電源240。低側(cè)的晶體管220的源極端子和漏極端子連接于接地電位和高側(cè)的晶體管210。此外，在晶體管210與晶體管220的連接點連接負載200。

通過將高側(cè)的晶體管210控制為導通狀態(tài)，將低側(cè)的晶體管220控制為斷開狀態(tài)，從而將高壓電源240連接到負載200。此外，通過將高側(cè)的晶體管210控制為斷開狀態(tài)，將低側(cè)的晶體管220控制為導通狀態(tài)，從而將共同基準電位連接到負載200。

驅(qū)動電路100具備：置位側(cè)電平轉(zhuǎn)換電路10-s、復位側(cè)電平轉(zhuǎn)換電路10-r、高側(cè)控制電路40、低側(cè)控制電路110、置位側(cè)二極管12-s及復位側(cè)二極管12-r。此外，驅(qū)動電路100與生成以高側(cè)基準電位vs為基準的高電位vb的高側(cè)電源230連接。此外，高側(cè)電源230可以設置在驅(qū)動電路100的內(nèi)部。高側(cè)電源230的電源電壓可以是15v。此外，高側(cè)基準電位vs為晶體管210與晶體管220的連接點的電位。

高側(cè)控制電路40以連接在高側(cè)基準電位vs和高電位vb之間的高側(cè)電源230為電源進行動作。高側(cè)控制電路40通過將高電位vb、高側(cè)基準電位vs或高電位vb與高側(cè)基準電位vs之間的預定的中間電位選擇性地施加到晶體管210的柵極端子，來控制晶體管210。

低側(cè)控制電路110在以低側(cè)的共同基準電位(例如，接地電位)為基準的電源(未圖示)下動作。在本例中，該電源的電源電壓是15v。

置位側(cè)電平轉(zhuǎn)換電路10-s根據(jù)置位信號set而動作，并生成輸入到高側(cè)控制電路40的置位電位vsetb。置位側(cè)電平轉(zhuǎn)換電路10-s生成將置位信號set的電平轉(zhuǎn)換為與高側(cè)的電位系統(tǒng)對應的電平而得到的置位電位vsetb。

本例的置位側(cè)電平轉(zhuǎn)換電路10-s具有：電阻13-s、輸入晶體管14-s、置位側(cè)緩沖器18-s和串聯(lián)晶體管部20-s。此外，在輸入晶體管14-s的源極-漏極間存在寄生電容16-s。

輸入晶體管14-s設置在高側(cè)的高電位vb與共同基準電位gnd之間，根據(jù)置位信號set而動作，并將漏極電位作為置位電位vsetb輸出。本例的輸入晶體管14-s為nmos晶體管。

置位信號set在應該將后述的鎖存電路44的輸出設置為高電位vb的時刻具有正脈沖。輸入晶體管14-s在置位信號set表示h邏輯時被控制為導通狀態(tài)，并通過二極管12-s的鉗位將高側(cè)基準電位vs作為置位電位vsetb輸出。此外，輸入晶體管14-s在置位信號set表示l邏輯時被控制為斷開狀態(tài)，將高電位vb作為置位電位vsetb輸出。

復位側(cè)電平轉(zhuǎn)換電路10-r根據(jù)復位信號reset而動作，并生成輸入到高側(cè)控制電路40的復位電位vrstb。復位側(cè)電平轉(zhuǎn)換電路10-r生成將復位信號reset的電平轉(zhuǎn)換為與高側(cè)的電位系統(tǒng)對應的電平而得到的復位電位vrstb。

本例的復位側(cè)電平轉(zhuǎn)換電路10-r具有：電阻13-r、輸入晶體管14-r、復位側(cè)緩沖器18-r和串聯(lián)晶體管部20-r。此外，在輸入晶體管14-r的源極-漏極間存在寄生電容16-r。

輸入晶體管14-r設置在高側(cè)的高電位vb與共同基準電位gnd之間，根據(jù)復位信號reset而動作，并將漏極電位作為復位電位vrstb輸出。本例的輸入晶體管14-r為nmos晶體管。

復位信號reset在應該將后述的鎖存電路44的輸出復位為高側(cè)基準電位vs的時刻具有正脈沖。輸入晶體管14-r在復位信號reset表示h邏輯時被控制為導通狀態(tài)，并通過二極管12-r的鉗位將高側(cè)基準電位vs作為復位電位vrstb輸出。此外，輸入晶體管14-r在復位信號reset表示l邏輯時被控制為斷開狀態(tài)，將高電位vb作為復位電位vrstb輸出。

高側(cè)控制電路40基于置位電位vsetb和復位電位vrstb生成控制晶體管210的控制信號ho。本例的高側(cè)控制電路40具有保護電路42、鎖存電路44、高側(cè)驅(qū)動部46和反饋部48。

保護電路42基于置位電位vsetb和復位電位vrstb生成控制鎖存電路44的信號。保護電路42將置位電位vsetb和復位電位vrstb分別與預定的閾值電位進行比較，而檢測出各自的邏輯值。例如，閾值電位為高電位vb和高側(cè)基準電位vs的中間電位。

保護電路42根據(jù)置位電位vsetb和復位電位vrstb的邏輯值的組合來控制鎖存電路44。本例的保護電路42在置位電位vsetb和復位電位vrstb的邏輯值相同(即，同為h邏輯或同為l邏輯)的情況下，使鎖存電路44的輸出維持。此外，在置位電位vsetb為l邏輯，復位電位vrstb為h邏輯的情況下，將鎖存電路44的輸出設置為高電位vb。此外，在置位電位vsetb為h邏輯，復位電位vrstb為l邏輯的情況下，將鎖存電路44的輸出復位為高側(cè)基準電位vs。

鎖存電路44輸出與來自保護電路42的信號對應的電位。高側(cè)驅(qū)動部46根據(jù)鎖存電路44輸出的電位來輸出表示高電位vb和高側(cè)基準電位vs中之一的控制信號ho。高側(cè)驅(qū)動部46將控制信號ho輸入到晶體管210的柵極端子。通過這樣的動作，驅(qū)動電路100生成對被輸入的置位信號set和復位信號reset的電平進行轉(zhuǎn)換而得到的控制信號ho，控制晶體管210。

應予說明，置位側(cè)二極管12-s的陽極端子連接于高側(cè)基準電位vs，置位側(cè)二極管12-s的陰極端子連接于輸入晶體管14-s的漏極端子。由此，置位側(cè)二極管12-s以高側(cè)基準電位vs為基準對置位電位vsetb進行鉗位。

此外，復位側(cè)二極管12-r的陽極端子連接于高側(cè)基準電位vs，復位側(cè)二極管12-r的陰極端子連接于輸入晶體管14-r的漏極端子。由此，復位側(cè)二極管12-r以高側(cè)基準電位vs為基準對復位電位vrstb進行鉗位

應予說明，驅(qū)動電路100為了防止由dv/dt噪聲等引起的誤動作，而具有反饋部48、串聯(lián)晶體管部20-s、串聯(lián)晶體管部20-r、置位側(cè)緩沖器18-s和復位側(cè)緩沖器18-r。反饋部48將與鎖存電路44的輸出電位對應的電位反饋到各個電平轉(zhuǎn)換電路10的串聯(lián)晶體管部20。

本例的反饋部48將鎖存電路44的輸出電位傳送到串聯(lián)晶體管部20-s，并將使鎖存電路44的輸出電位反轉(zhuǎn)而得到的電位傳送到串聯(lián)晶體管部20-r。應予說明，使輸出電位反轉(zhuǎn)而得到的電位在輸出電位為高電位vb的情況下為高側(cè)基準電位vs，在輸出電位為高側(cè)基準電位vs的情況下為高電位vb。反饋部48具有使鎖存電路44的輸出電位反轉(zhuǎn)的反相器49。

各個串聯(lián)晶體管部20具有第一mos晶體管22和第二mos晶體管24。第一mos晶體管22和第二mos晶體管24串聯(lián)連接在輸入晶體管14的漏極端子與高電位vb之間。在本例中，第一mos晶體管22和第二mos晶體管24為pmos晶體管。第一mos晶體管22和第二mos晶體管24中哪個連接在高電位vb側(cè)都可以。

置位側(cè)電平轉(zhuǎn)換電路10-s和復位側(cè)電平轉(zhuǎn)換電路10-r中的兩個第一mos晶體管22與高側(cè)控制電路40所輸出的控制信號ho的邏輯值(在本例中，與鎖存電路44所輸出的電位的邏輯值相同)對應地彼此互補動作。在本例中，在置位側(cè)的第一mos晶體管22-s的柵極端子施加鎖存電路44的輸出電位。此外，在復位側(cè)的第一mos晶體管22-r的柵極端子施加使鎖存電路44的輸出電位反轉(zhuǎn)的反相器49的輸出電位。

此外，置位側(cè)緩沖器18-s將置位電位vsetb的電平與閾值進行比較，并基于比較結(jié)果控制復位側(cè)的第二mos晶體管24-r。該閾值根據(jù)高電位vb確定。置位側(cè)緩沖器18-s在置位電位vsetb為閾值以上的情況下輸出高電位vb，在置位電位vsetb小于閾值的情況下輸出高側(cè)基準電位vs。置位側(cè)緩沖器18-s的輸出被施加到復位側(cè)的第二mos晶體管24-r的柵極端子。

復位側(cè)緩沖器18-r將復位電位vrstb的電平與閾值進行比較，并基于比較結(jié)果控制置位側(cè)的第二mos晶體管24-s。該閾值與置位側(cè)緩沖器18-s中的閾值相同。復位側(cè)緩沖器18-r在復位電位vrstb為閾值以上的情況下輸出高電位vb，在復位電位vrstb小于閾值的情況下輸出高側(cè)基準電位vs。復位側(cè)緩沖器18-r的輸出被施加到置位側(cè)的第二mos晶體管24-s的柵極端子。

如果第二mos晶體管24成為導通狀態(tài)，則置位電位vsetb和復位電位vrstb中與第一mos晶體管22被控制為導通狀態(tài)的串聯(lián)晶體管部20對應的電位被連接到高電位vb。例如，在鎖存電路44輸出l邏輯的情況下，由于置位側(cè)的第一mos晶體管22-s成為導通狀態(tài)，所以置位電位vsetb被連接到高電位vb。

另一方面，復位側(cè)的第一mos晶體管22-r為斷開狀態(tài)，因此第一mos晶體管22-r與第二mos晶體管24-r間(vb與vrstb間)的串聯(lián)電阻值成為高電阻。因此，復位電位vrstb成為與經(jīng)由并聯(lián)連接的電阻13-r而連接到高電位vb的電位相等。應予說明，電阻13-r(電阻13-s也同樣)的電阻值比第一mos晶體管22和第二mos晶體管24的各導通電阻的合成電阻大，且比一方或雙方成為斷開狀態(tài)的情況下的各電阻的合成電阻小。因此，置位電位vsetb早于復位電位vrstb而成為高電位vb。因此，能夠防止在置位電位vsetb為l邏輯的情況下，復位電位vrstb成為h邏輯的情況，防止高側(cè)控制電路40的誤動作。

應予說明，如果置位電位vsetb成為高電位vb，置位側(cè)緩沖器18-s的輸出成為高電位vb，則第二mos晶體管24-r被控制為斷開狀態(tài)。可是，如果第二mos晶體管24-r在被施加有dv/dt噪聲的期間成為斷開狀態(tài)，則存在高側(cè)控制電路40誤動作的可能性。這對于第二mos晶體管24-s也同樣。

因此，優(yōu)選地，各個緩沖器18在被施加有dv/dt噪聲的期間將各個第二mos晶體管24維持在導通狀態(tài)。本例的各個緩沖器18在將第二mos晶體管24控制為導通狀態(tài)后，即使在輸入端子的電位與閾值的大小關系發(fā)生了反轉(zhuǎn)的情況下，也將第二mos晶體管24維持在導通狀態(tài)直到大小關系反轉(zhuǎn)后經(jīng)過預定的時間。

圖4是示出驅(qū)動電路100的動作例的圖。在圖4中，針對置位側(cè)的第二mos晶體管24-s的柵極電壓、復位側(cè)的第二mos晶體管24-r的柵極電壓、高側(cè)基準電位vs、置位電位vsetb、復位電位vrstb及高側(cè)驅(qū)動部46所輸出的控制信號ho，示出了時域波形。在圖4中縱軸表示電壓[v]。應予說明，除了高側(cè)基準電位vs以外的電壓，都示出了相對于高側(cè)基準電位vs的電壓值。即，除了高側(cè)基準電位vs以外的電壓波形中的縱軸的0v與高側(cè)基準電位vs對應。

在圖4的例子中，示出了在高側(cè)驅(qū)動部46輸出l邏輯的控制信號ho的狀態(tài)下，在高側(cè)基準電位vs被施加有浪涌電壓的情況。浪涌電壓與圖2的例子相同。

與圖2的例子同樣地，如果在高側(cè)基準電位vs施加負電壓，則置位電位vsetb和復位電位vrstb由于負電壓和串聯(lián)晶體管部20-s、20-r的未圖示的寄生二極管的影響，暫時成為比高側(cè)基準電位vs和高電位vb高的電位。本例的高電位vb與高側(cè)基準電位vs之差(即，電源230生成的電壓)為15v。

如在圖3中所說明的，在驅(qū)動電路100的高側(cè)基準電位vs被施加有負電壓的浪涌電壓的情況下，各個緩沖器18將對應的第二mos晶體管24控制為斷開狀態(tài)。在圖4的例子中，由于第二mos晶體管24已經(jīng)為斷開狀態(tài)，所以各個緩沖器18將對應的第二mos晶體管24維持在斷開狀態(tài)。

接下來，如果將dv/dt噪聲施加到高側(cè)基準電位vs，則高電位vb上升，但是由于對寄生電容16-s、16-r的充放電動作，置位電位vsetb和復位電位vrstb無法跟隨電位波動而相對高電位vb下降。因此，各個緩沖器18將對應的第二mos晶體管24控制為導通狀態(tài)。在此情況下，置位側(cè)的第一mos晶體管22-s和第二mos晶體管24-s都被控制為導通狀態(tài)。因此，經(jīng)由這些晶體管，置位電位vsetb被快速上拉到高電位vb。

另一方面，由于復位側(cè)的第一mos晶體管22-r為斷開狀態(tài)，所以第一mos晶體管22-r和第二mos晶體管24-r的串聯(lián)電阻大，復位電位vrstb經(jīng)由并聯(lián)連接的電阻13-r被上拉到高電位vb。電阻13-r的電阻值與第一mos晶體管22和第二mos晶體管24的各斷開電阻的合成電阻相比足夠小。但是，電阻13-r的電阻值比置位側(cè)的第一mos晶體管22-s和第二mos晶體管24-s的串聯(lián)連接的導通電阻大，因此，與置位電位vsetb相比，復位電位vrstb平緩地波動。

在本例中，將從置位電位vsetb低于置位側(cè)緩沖器18-s的閾值起到置位電位vsetb高于該閾值為止的期間設為置位電位vsetb的脈沖寬度ws。此外，將從復位電位vrstb低于復位側(cè)緩沖器18-r的閾值起到復位電位vrstb高于該閾值為止的期間設為復位電位vrstb的脈沖寬度wr。

如圖4所示，在鎖存電路44輸出l邏輯(高側(cè)基準電位vs)的情況下，置位電位vsetb的脈沖寬度ws與復位電位vrstb的脈沖寬度wr相比足夠小。因此，能夠防止在置位電位vsetb為l邏輯的情況下，復位電位vrstb成為h邏輯的情況，并能夠防止高側(cè)控制電路40的誤動作。

此外，置位側(cè)緩沖器18-s在比置位電位vsetb的脈沖寬度ws長了維持期間ds的期間，將對應的第二mos晶體管24-r維持在導通狀態(tài)。此外，復位側(cè)緩沖器18-r在比復位電位vrstb的脈沖寬度wr長了維持期間dr的期間，將對應的第二mos晶體管24-s維持在導通狀態(tài)。

置位側(cè)緩沖器18-s將第二mos晶體管24-r從置位電位vsetb的脈沖結(jié)束起持續(xù)維持在導通狀態(tài)的維持期間ds可以與復位側(cè)緩沖器18-r將第二mos晶體管24-s從復位電位vrst的脈沖結(jié)束起持續(xù)維持在導通狀態(tài)的維持期間dr相等。

這樣，各個緩沖器18將第二mos晶體管24維持在斷開狀態(tài)，由此，即使在長時間施加dv/dt噪聲的情況下，也能夠防止高側(cè)控制電路40的誤動作。應予說明，置位側(cè)緩沖器18-s和復位側(cè)緩沖器18-r的維持期間ds和dr可以是能夠改變的。

圖5是示出驅(qū)動電路100的其他動作例的圖。在圖5的例子中，示出了在高側(cè)驅(qū)動部46輸出h邏輯的控制信號ho的狀態(tài)下，在高側(cè)基準電位vs被施加有浪涌電壓的情況。浪涌電壓與圖2的例子相同。

在本例中，通過反饋部48，置位側(cè)的第一mos晶體管22-s被控制為斷開狀態(tài)，復位側(cè)的第一mos晶體管22-r被控制為導通狀態(tài)。因此，置位電位vsetb變?yōu)榕c圖4的例子中的復位電位vrstb相同。此外，復位電位vrstb變?yōu)榕c圖4的例子中的置位電位vsetb相同。

此外，置位側(cè)的第二mos晶體管24-s的柵極電壓成為與圖4的例子中的復位側(cè)的第二mos晶體管24-r的柵極電壓相同。此外，復位側(cè)的第二mos晶體管24-r的柵極電壓成為與圖4的例子中的置位側(cè)的第二mos晶體管24-s的柵極電壓相同。這樣，在鎖存電路44輸出h邏輯的情況下，也能夠防止高側(cè)控制電路40的誤動作。

應予說明，優(yōu)選地，置位側(cè)和復位側(cè)的第一mos晶體管22的特性彼此相同。此外，優(yōu)選地，置位側(cè)和復位側(cè)的第二mos晶體管24的特性彼此相同。此外，優(yōu)選地，電阻13-s和電阻13-r的特性也彼此相同。即，置位側(cè)電平轉(zhuǎn)換電路10-s和復位側(cè)電平轉(zhuǎn)換電路10-r的各構(gòu)成要素優(yōu)選具有彼此相同的特性。由此，能夠減少由元件的偏差引起的誤動作。

圖6是示出緩沖器18的構(gòu)成例的圖。置位側(cè)緩沖器18-s和復位側(cè)緩沖器18-r可以具有相同的構(gòu)成。本例的緩沖器18具有源極接地放大電路50和輸出部60。

源極接地放大電路50具有源極連接到高電位vb的mos晶體管52、和連接在mos晶體管52的漏極與高側(cè)基準電位vs之間的電阻54。本例的mos晶體管52為pmos晶體管，在柵極端子被輸入置位電位vsetb或復位電位vrstb。

輸出部60根據(jù)mos晶體管52的漏極電壓而動作。本例的輸出部60為根據(jù)mos晶體管52的漏極電壓而動作的反相器。反相器具有串聯(lián)連接的pmos晶體管62和nmos晶體管64。

在緩沖器18中，如果輸入電位in因dv/dt噪聲而相對下降，則mos晶體管52成為導通狀態(tài)，h邏輯(高電位vb)被輸入到反相器。因此，從反相器輸出l邏輯(高側(cè)基準電位vs)。

如果輸入電位in被上拉到高側(cè)基準電位vb，則mos晶體管52成為斷開狀態(tài)，l邏輯被輸入到反相器。因此，從反相器輸出h邏輯。但是，在mos晶體管52成為斷開狀態(tài)之后，由于pmos晶體管62和nmos晶體管64的柵極電容與下拉電阻54所構(gòu)成的rc時間常數(shù)電路，使mos晶體管52的漏極電位的轉(zhuǎn)變時間延遲，因此反相器的輸出在一定時間內(nèi)不轉(zhuǎn)變?yōu)閔邏輯。

該rc時間常數(shù)可通過電阻54來調(diào)整。通過調(diào)整電阻54的電阻值，能夠適當設定圖4和圖5所示的維持期間ds和dr。維持期間ds和dr可以是0.1μs～1μs的程度。維持期間ds和dr的下限可以是0.2μs的程度，也可以是0.5μs的程度。應予說明，也可以通過將電阻54設為可變電阻，來適當變更維持期間ds和dr。驅(qū)動電路100在高側(cè)控制電路40中產(chǎn)生了誤動作的情況下，可以將維持期間ds和dr設定得比現(xiàn)狀要長。

圖7是示出低側(cè)控制電路110的構(gòu)成例的圖。本例的低側(cè)控制電路110控制低側(cè)的晶體管220，并且生成輸入到輸入晶體管14-s和輸入晶體管14-r的置位信號set和復位信號reset。

低側(cè)控制電路110具有低側(cè)驅(qū)動部112、緩沖電路114和脈沖發(fā)生器116。此外，低側(cè)控制電路110可以具有電源118，也可以連接到外部的電源118。低側(cè)控制電路110以低側(cè)的高電位和共同基準電位為電源電位而進行動作。在本例中，共同基準電位為接地電位。此外，高電位為對共同基準電位加上電源118的電壓而得到的電位。

緩沖電路114從外部的微機等接收指示向負載200施加高電位或者向負載200施加低電位的信號。緩沖電路114基于該信號生成表示高側(cè)驅(qū)動部46輸出h邏輯的時刻的置位時刻，以及表示高側(cè)驅(qū)動部46輸出l邏輯的時刻的復位時刻。

脈沖發(fā)生器116根據(jù)置位時刻生成脈沖狀的置位信號set。此外，根據(jù)復位時刻生成脈沖狀的復位信號reset。此外，緩沖電路114基于從微機等接收到的信號，輸出控制低側(cè)驅(qū)動部112的信號。低側(cè)驅(qū)動部112基于來自緩沖電路114的信號，輸出控制晶體管220的控制信號lo。

驅(qū)動電路100可以通過一個芯片形成。此外，低側(cè)控制電路100也可以形成在與其他電路要素不同的芯片。此外，低側(cè)驅(qū)動部112可以形成在與緩沖電路114和脈沖發(fā)生器116不同的芯片。

以上，利用實施方式對本發(fā)明進行了說明，但是本發(fā)明的技術范圍并不限于上述實施方式所記載的范圍。對本領域技術人員來說顯而易見的是，可以對上述實施方式進行各種變更或改進。根據(jù)權利要求書的記載，進行了那樣的變更或改進的方式顯然也可以包括在本發(fā)明的技術范圍內(nèi)。

應注意，權利要求書、說明書及附圖中示出的裝置、系統(tǒng)、程序及方法中的動作、過程、步驟和階段等各處理的執(zhí)行順序只要未特別明示“早于”、“預先”等，另外，未在后續(xù)處理中使用之前的處理結(jié)果，就可以以任意順序來實現(xiàn)。關于權利要求書、說明書及附圖中的動作流程，即使為方便起見使用“首先”、“接下來”等進行說明，也并不意味著必須以這一順序來實施。