本發(fā)明屬于信號(hào)處理領(lǐng)域，尤其涉及一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)。

背景技術(shù)：

在數(shù)字信號(hào)處理領(lǐng)域中，根據(jù)實(shí)際應(yīng)用場(chǎng)景，系統(tǒng)所需要處理的信號(hào)頻率往往較為固定：如語(yǔ)音信號(hào)(300Hz-3.4KHz)、水聲信號(hào)(KHz-100KHz級(jí))、雷達(dá)中頻信號(hào)(100MHz級(jí))等。在實(shí)際工作中，針對(duì)各場(chǎng)景，發(fā)展出了各自成熟的信號(hào)調(diào)理電路以及后端處理方法，并取得了良好的應(yīng)用效果。

與此同時(shí)，當(dāng)應(yīng)用場(chǎng)景需要處理的模擬信號(hào)頻帶覆蓋范圍擴(kuò)寬到百赫茲級(jí)至百兆赫茲級(jí)時(shí)，無(wú)論模擬端的信號(hào)調(diào)理電路如何設(shè)計(jì)，其幅頻響應(yīng)特性必然在通帶內(nèi)出現(xiàn)較為明顯的波動(dòng)。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，為了克服現(xiàn)有技術(shù)的不足，本發(fā)明提供一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)，能夠?qū)崿F(xiàn)待處理信號(hào)頻率在百赫茲級(jí)至百兆赫茲級(jí)范圍的寬頻帶信號(hào)，實(shí)現(xiàn)低失真的信號(hào)采樣存儲(chǔ)回放功能，并且，需處理的信號(hào)在同一時(shí)刻的主信號(hào)頻率相對(duì)固定。

一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)，包括：

輸入模擬信號(hào)調(diào)理電路：接收第一寬頻帶模擬信號(hào)，并對(duì)第一寬頻帶模擬信號(hào)進(jìn)行初步調(diào)理；

AD：接收所述輸入模擬信號(hào)調(diào)理電路初步調(diào)理后的第一寬頻帶模擬信號(hào)，并將初步調(diào)理后的第一寬頻帶模擬信號(hào)轉(zhuǎn)換成第一數(shù)字量信號(hào)；

數(shù)字處理模塊：接收所述AD所輸出的第一數(shù)字量信號(hào)，并對(duì)第一數(shù)字量信號(hào)進(jìn)行采樣、存儲(chǔ)和回放；

DA：接收所述數(shù)字處理模塊進(jìn)行采樣、存儲(chǔ)和回放后的第一數(shù)字量信號(hào)，并將采樣、存儲(chǔ)和回放后的第一數(shù)字量信號(hào)轉(zhuǎn)換成第二寬頻帶模擬信號(hào)；

輸出模擬信號(hào)調(diào)理電路：接收所述DA所輸出的第二寬頻帶模擬信號(hào)，對(duì)第二寬頻帶模擬信號(hào)進(jìn)行調(diào)理，并將調(diào)理后的第二寬頻帶模擬信號(hào)輸出。

進(jìn)一步，所述數(shù)字處理模塊包括FPGA和DDR3 SDRAM，所述FPGA掛接所述DDR3 SDRAM，所述FPGA對(duì)所述第一數(shù)字量信號(hào)進(jìn)行頻率估計(jì)并修正；所述DDR3 SDRAM對(duì)所述第一數(shù)字量信號(hào)進(jìn)行存儲(chǔ)。

進(jìn)一步，所述第一寬頻帶模擬信號(hào)為百赫茲到百兆赫茲。

進(jìn)一步，所述數(shù)字處理模塊分段對(duì)所述第一數(shù)字量信號(hào)進(jìn)行連續(xù)采樣。

本發(fā)明還提供一種使用基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)的方法，包括以下步驟：

1)數(shù)字處理模塊通過(guò)第一FIFO緩沖連續(xù)讀取AD采樣的第一數(shù)字量信號(hào)；

2)使用FPGA掛接的DDR3 SDRAM定期緩存一批連續(xù)的第一數(shù)字量信號(hào)；

3)FPGA根據(jù)待處理的第一數(shù)字量信號(hào)的頻率范圍劃分多個(gè)頻段，針對(duì)每個(gè)頻段從DDR3 SDRAM中抽取數(shù)據(jù)；

4)對(duì)抽取的數(shù)據(jù)分別進(jìn)行FFT運(yùn)算，將FFT的結(jié)果送入cordic單元提取出相應(yīng)數(shù)據(jù)的幅度響應(yīng)值，通過(guò)比較，判斷當(dāng)前信號(hào)的主信號(hào)頻率，同時(shí)也將頻率信息通報(bào)給主處理器；

5)根據(jù)主信號(hào)頻率與先期獲得的補(bǔ)償參數(shù)對(duì)待回放的信號(hào)進(jìn)行數(shù)字補(bǔ)償，并根據(jù)主控程序命令通過(guò)第二FIFO緩沖將數(shù)據(jù)傳送到DA以對(duì)外回放。

本發(fā)明的有益效果為：1)區(qū)別于在通用處理器件(如中央處理器CPU、數(shù)字信號(hào)處理器DSP等)上使用軟件的方式進(jìn)行相關(guān)的測(cè)頻、補(bǔ)償運(yùn)算，所有的數(shù)字域工作(包括采樣、頻率估計(jì)以及數(shù)據(jù)補(bǔ)償回放)均在FPGA內(nèi)完成，屬于一種硬件加速工作，處理性能要優(yōu)于前者；

2)傳統(tǒng)設(shè)計(jì)中，需要根據(jù)頻段劃分，在硬件電路上設(shè)計(jì)出若干路AD/DA通道以分別處理相對(duì)較窄的一段頻帶；本技術(shù)方案完成從百赫茲到百兆赫茲級(jí)的寬頻帶信號(hào)采集，并可以取得較好的采樣回放效果。

附圖說(shuō)明

圖1為一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)的基本結(jié)構(gòu)示意圖；

圖2為FPGA內(nèi)部對(duì)采樣信號(hào)進(jìn)行頻率估計(jì)以及補(bǔ)償回放的工作流程示意圖；

圖3為圖2中頻率估計(jì)單元的算法結(jié)構(gòu)的工作流程示意圖；

其中，101、輸入模擬信號(hào)調(diào)理電路；102、輸出模擬信號(hào)調(diào)理電路；20、AD；40、DA；50、FPGA；60、DDR3 SDRAM；70、第一FIFO緩沖；80、第二FIFO緩沖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，下面結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

如圖1所示，一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)，包括：

輸入模擬信號(hào)調(diào)理電路101：接收第一寬頻帶模擬信號(hào)，并對(duì)第一寬頻帶模擬信號(hào)進(jìn)行初步調(diào)理；

輸入模擬信號(hào)調(diào)理電路101是指通過(guò)ADI公司的運(yùn)算放大器ADA4937-1及相關(guān)的外圍分立器件(電阻、電感、電容)搭出相應(yīng)電路。

AD20：接收輸入模擬信號(hào)調(diào)理電路101初步調(diào)理后的第一寬頻帶模擬信號(hào)，并將初步調(diào)理后的第一寬頻帶模擬信號(hào)轉(zhuǎn)換成第一數(shù)字量信號(hào)；

AD20模數(shù)轉(zhuǎn)換器，將模擬電信號(hào)輸入轉(zhuǎn)換成數(shù)字量，輸出到數(shù)字系統(tǒng)中進(jìn)行處理，一種可用型號(hào)為Intersil公司的ISLA214P50芯片，該芯片采樣位寬14bit(數(shù)字系統(tǒng)中通過(guò)最低兩位補(bǔ)零將位寬擴(kuò)展為16bit)，最大轉(zhuǎn)換速率500MHz。

數(shù)字處理模塊：接收AD20所輸出的第一數(shù)字量信號(hào)，并對(duì)第一數(shù)字量信號(hào)進(jìn)行采樣、存儲(chǔ)和回放；

DA40：接收數(shù)字處理模塊進(jìn)行采樣、存儲(chǔ)和回放后的第一數(shù)字量信號(hào)，并將采樣、存儲(chǔ)和回放后的第一數(shù)字量信號(hào)轉(zhuǎn)換成第二寬頻帶模擬信號(hào)；

DA40：數(shù)模轉(zhuǎn)換器，將數(shù)字系統(tǒng)傳送過(guò)來(lái)的數(shù)字量轉(zhuǎn)換為對(duì)應(yīng)的模擬電信號(hào)并向外輸出。一種可用型號(hào)為ADI公司的AD9783芯片，該芯片數(shù)據(jù)位寬為16bit，最大數(shù)據(jù)更新率為500MHz。

輸出模擬信號(hào)調(diào)理電路102：接收DA40所輸出的第二寬頻帶模擬信號(hào)，對(duì)第二寬頻帶模擬信號(hào)進(jìn)行調(diào)理，并將調(diào)理后的第二寬頻帶模擬信號(hào)輸出。

數(shù)字處理模塊包括FPGA50和DDR3 SDRAM60，F(xiàn)PGA50掛接DDR3 SDRAM60，F(xiàn)PGA50對(duì)第一數(shù)字量信號(hào)進(jìn)行頻率估計(jì)并修正；DDR3 SDRAM60對(duì)第一數(shù)字量信號(hào)進(jìn)行存儲(chǔ)。

FPGA50：現(xiàn)場(chǎng)可編程邏輯陣列，一種內(nèi)部硬件結(jié)構(gòu)可編程的芯片，通過(guò)對(duì)其內(nèi)部硬件邏輯的編程實(shí)現(xiàn)指定的數(shù)字電路功能。一種可用的型號(hào)為Xilinx公司的XC7K160T-3fbg676。

DDR3 SDRAM60：第三代雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取內(nèi)存。一種可用的型號(hào)為MT41K256M16HA-125IT。

第一寬頻帶模擬信號(hào)為百赫茲到百兆赫茲。

已經(jīng)轉(zhuǎn)換為電信號(hào)的模擬信號(hào)，電模擬信號(hào)的頻率可以包括從百赫茲(100Hz)到百兆赫茲(100MHz)級(jí)的頻率分量。

數(shù)字處理模塊分段對(duì)第一數(shù)字量信號(hào)進(jìn)行連續(xù)采樣。

一種使用基于頻段劃分補(bǔ)償?shù)膶掝l帶信號(hào)采樣回放系統(tǒng)的方法，包括以下步驟：

1)數(shù)字處理模塊通過(guò)第一FIFO緩沖70連續(xù)讀取AD20采樣的第一數(shù)字量信號(hào)；

2)使用FPGA50掛接的DDR3 SDRAM60定期緩存一批連續(xù)的第一數(shù)字量信號(hào)；

3)FPGA50根據(jù)待處理的第一數(shù)字量信號(hào)的頻率范圍劃分多個(gè)頻段，針對(duì)每個(gè)頻段從DDR3 SDRAM60中抽取數(shù)據(jù)；

4)對(duì)抽取的數(shù)據(jù)分別進(jìn)行FFT運(yùn)算，將FFT的結(jié)果送入cordic單元提取出相應(yīng)數(shù)據(jù)的幅度響應(yīng)值，通過(guò)比較，判斷當(dāng)前信號(hào)的主信號(hào)頻率，同時(shí)也將頻率信息通報(bào)給主處理器；

5)根據(jù)主信號(hào)頻率與先期獲得的補(bǔ)償參數(shù)對(duì)待回放的信號(hào)進(jìn)行數(shù)字補(bǔ)償，并根據(jù)主控程序命令通過(guò)第二FIFO緩沖80將數(shù)據(jù)傳送到DA40以對(duì)外回放。

設(shè)待處理信號(hào)頻率范圍為50Hz-200MHz；

選用500MHz采樣率16位AD20芯片以及500MHz數(shù)據(jù)更新率16位DA20芯片，AD20/DA40芯片分別掛接到一片高性能FPGA50上。其中，高性能FPGA50掛載一片DDR3顆粒。系統(tǒng)的基本工作模式為進(jìn)行一段時(shí)間的信號(hào)采集，將采集的信號(hào)存入DDR3中，使用FPGA50對(duì)采集的信號(hào)進(jìn)行頻率估計(jì)，最后在需要回放時(shí)對(duì)采樣值進(jìn)行修正輸出。

首先向FPGA50內(nèi)燒入測(cè)試邏輯，將AD20采樣信號(hào)直通接到DA40上輸出，分別測(cè)量若干頻點(diǎn)下輸入信號(hào)與輸出信號(hào)的有效值比例關(guān)系。

如圖2所示，測(cè)試邏輯是指：去除頻率估計(jì)單元、修正參數(shù)列表，將兩個(gè)FIFO的數(shù)據(jù)進(jìn)行直連的邏輯。用于前期獲取實(shí)際電路的修正參數(shù)列表，實(shí)際工作時(shí)不使用該邏輯。

將AD采樣信號(hào)直通接到DA40上輸出目的為：為了獲取電路在實(shí)際工作時(shí)在各個(gè)頻段上從最前端模擬輸入到最后端模擬信號(hào)輸出所產(chǎn)生的實(shí)際信號(hào)衰減值。測(cè)量輸入的模擬信號(hào)能量(AD20輸入)，再測(cè)量測(cè)試邏輯控制下輸出的模擬信號(hào)(DA40輸出)的信號(hào)能量。獲取二者能量差值，通過(guò)換算得到信號(hào)幅度的比值。

待測(cè)頻點(diǎn)值：200MHz、190MHz、180MHz、……10MHz、1MHz；

900KHz、800KHz、……100KHz、50KHz、20KHz、10KHz、5KHz、1KHz；

900Hz、800Hz、……100Hz、50Hz。

將測(cè)得的比例關(guān)系與各自對(duì)應(yīng)的頻帶存入FPGA的ram中(或主控芯片)。

分別測(cè)量若干頻點(diǎn)下輸入信號(hào)與輸出信號(hào)的有效值比例關(guān)系中的比例關(guān)系是指：即通過(guò)測(cè)得的能量差換算獲取的比例關(guān)系。

一個(gè)換算例子如下：

在150MHz處測(cè)量，輸出信號(hào)與輸入信號(hào)的功率差約為1dB。則輸入信號(hào)與輸出信號(hào)的幅度比值A(chǔ)_I/A_O如下：

則結(jié)合其他頻點(diǎn)測(cè)量結(jié)果可將160-140MHz頻段的修正參數(shù)設(shè)定在1.122附近。

各自對(duì)應(yīng)的頻帶是指：根據(jù)頻點(diǎn)，可分為200-180MHz、180-160MHz、160-140MHz、……40-20MHz、20-1MHz；

1000-800KHz、800-600KHz、……200-100KHz、100-5KHz；

5000Hz-1KHz、1KHz-500Hz、500Hz-50Hz。

如圖3所示，將信號(hào)頻段分為三段：50Hz-5KHz、5KHz-1MHz、1MHz-200MHz，分別用以下方式從DDR中抽取采樣值：

50Hz-5KHz段：40000倍抽值，等效12.5KHz采樣率。50Hz信號(hào)一個(gè)完整周期采樣點(diǎn)為250點(diǎn)；5KHz信號(hào)一個(gè)完整周期采樣點(diǎn)個(gè)數(shù)為2.5個(gè)點(diǎn)。

5KHz-1MHz段：200倍抽值，等效2.5MHz采樣率。5KHz信號(hào)一個(gè)完整周期采樣點(diǎn)為500點(diǎn)；1MHz信號(hào)完整采樣周期采樣點(diǎn)數(shù)為2.5個(gè)點(diǎn)。

1MHz-200MHz段：不抽值，原始500MHz采樣率。1MHz信號(hào)一個(gè)完整周期采樣點(diǎn)為500點(diǎn)；200MHz信號(hào)完整采樣周期采樣點(diǎn)數(shù)為2.5個(gè)點(diǎn)。

上述的頻段劃分中，每一個(gè)頻段內(nèi)最高頻率均在等效采樣率的一半以下，符合奈奎斯特帶寬；同時(shí)，每一段經(jīng)2048點(diǎn)FFT運(yùn)算后各自的最小頻率分辨率分別為6.103515625Hz、1.220703125KHz及0.244140625MHz，能夠較好的分辨出每一個(gè)頻段的最低頻率。為了防止混淆。例子中將信號(hào)分為了3個(gè)大的頻段。假設(shè)對(duì)50-5KHz頻段進(jìn)行頻率估計(jì)時(shí)不能分辨出最低50Hz頻率，則極有可能將采樣信號(hào)的頻率估計(jì)為0Hz從而得到錯(cuò)誤的修正值，并導(dǎo)致數(shù)字系統(tǒng)工作異常。

每一個(gè)頻段抽取200采樣點(diǎn)，分別進(jìn)行2048點(diǎn)FFT運(yùn)算(不足的部分全部補(bǔ)0)。將計(jì)算結(jié)果依次送入cordic單元，提取幅度響應(yīng)最高的點(diǎn)對(duì)應(yīng)的頻點(diǎn)；將提取的頻點(diǎn)與各頻段內(nèi)最小頻率分辨率相乘，得到實(shí)際的頻率估計(jì)值。

cordic：坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法。文中指的是FPGA內(nèi)的一個(gè)硬核資源，使用該單元在輸入信號(hào)FFT變換后提取出信號(hào)的幅度與相位信息。

為保證頻率估計(jì)的準(zhǔn)確性，每個(gè)頻段采樣點(diǎn)數(shù)至少需要200點(diǎn)，則一次完整的頻率估計(jì)最少需要8000000個(gè)采樣點(diǎn)，所需的存儲(chǔ)空間約為15.3M字節(jié)，所需的采樣時(shí)間約為16ms。

頻率估計(jì)算法從抽取采樣值到提取出粗測(cè)頻率值所需的算法延時(shí)約為30us。

根據(jù)本時(shí)段內(nèi)的信號(hào)頻率估計(jì)值，結(jié)合測(cè)得的在進(jìn)行信號(hào)回放時(shí)對(duì)待回放的數(shù)字信號(hào)進(jìn)行補(bǔ)償，保證帶內(nèi)信號(hào)幅度響應(yīng)基本平坦。

以上實(shí)施例僅表達(dá)了本發(fā)明的實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對(duì)本發(fā)明專(zhuān)利范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專(zhuān)利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。