1.一種低失真抗干擾的收碼電路，其特征在于，其包括取碼電路，所述取碼電路的輸入端輸入脈沖編碼信號，所述取碼電路的輸出端通過加速網(wǎng)絡(luò)模塊連接射極跟隨器，所述取碼電路的輸出端還通過負壓產(chǎn)生電路連接所述射極跟隨器，所述射極跟隨器的輸出端輸出碼信號給CPU解碼。
2.根據(jù)權(quán)利要求1所述的一種低失真抗干擾的收碼電路，其特征在于，所述取碼電路包括電阻R1和電阻R2，所述加速網(wǎng)絡(luò)模塊包括電容C1，所述負壓產(chǎn)生電路包括C2，所述射極跟隨器包括三極管T1，所述電阻R1一端輸入脈沖編碼信號，所述電阻R1另一端連接所述電阻R2一端、電阻R3一端、電容C1一端、電容C2一端，所述電容C1另一端與所述電阻R3另一端相連后連接三極管T1的基極，所述三極管T1的集電極連接電源VCC，所述三極管T1的發(fā)射極與所述電容C2另一端、電阻R4一端連接且輸出碼信號給CPU解碼。