一種具有多片高速采樣芯片的相干接收電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種具有多片高速采樣芯片的相干接收電路，包括相干接收機(jī)（1）、高速采樣ADC芯片、FPGA芯片（4）、第一時(shí)鐘扇出芯片（5）、D觸發(fā)器（6）、第二時(shí)鐘扇出芯片（7）；高速采樣ADC芯片數(shù)量采用兩片或者四片；高速采樣ADC芯片的模擬輸入端同相干接收機(jī)（1）模擬輸出端連接；高速采樣ADC芯片的并行數(shù)據(jù)輸出端同F(xiàn)PGA芯片（4）的數(shù)據(jù)輸入口相連接；第一時(shí)鐘扇出芯片（5）的輸出端分別接高速采樣ADC芯片的時(shí)鐘輸入端、D觸發(fā)器（6）的時(shí)鐘輸入端；D觸發(fā)器（6）的輸出端接第二時(shí)鐘扇出芯片（7）的輸入端；第二時(shí)鐘扇出芯片（7）的輸出端分別接高速采樣ADC芯片的同步輸入端;本實(shí)用新型裝置可以在一片高速ADC的四個(gè)采樣通道的采樣率無(wú)法滿(mǎn)足采樣要求的情況下，通過(guò)采用兩片或者四片高速ADC實(shí)現(xiàn)提高采樣率和提高整體系統(tǒng)傳輸速率的作用。
【專(zhuān)利說(shuō)明】一種具有多片高速采樣芯片的相干接收電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種具有多片高速采樣芯片的相干接收電路，可以用于相干光通信領(lǐng)域和衛(wèi)星通信領(lǐng)域，本實(shí)用新型屬于通信領(lǐng)域。

【背景技術(shù)】
[0002]相干接收技術(shù)近年來(lái)在光通信和衛(wèi)星通信領(lǐng)域得到了廣泛的關(guān)注。在光通信領(lǐng)域，相干接收技術(shù)在100G速率光通信中發(fā)揮重要的作用，相干接收通過(guò)算法和DSP (Digital Signal Processing)技術(shù)補(bǔ)償色散和偏振帶來(lái)的信號(hào)的畸變，使光傳輸系統(tǒng)具有足夠色散容限和偏振模容限，無(wú)需考慮線(xiàn)路傳輸色度色散和偏振模色散影響，給網(wǎng)絡(luò)建設(shè)和運(yùn)維帶來(lái)很多便利，因此成為必然的技術(shù)選擇。在10G的長(zhǎng)距離無(wú)中繼傳輸系統(tǒng)中，相干接收也對(duì)于提高接收靈敏度、延伸傳輸距離也起到積極的作用。另外，在衛(wèi)星光通信領(lǐng)域，隨著信息時(shí)代的高速發(fā)展，衛(wèi)星通信傳輸量劇增，寬帶衛(wèi)星通信技術(shù)成為衛(wèi)星通信研宄的熱點(diǎn)。相干光通信具有很多潛在優(yōu)勢(shì):可以提高通信系統(tǒng)性能、接收機(jī)靈敏度高、而且能夠在電域補(bǔ)償光傳輸過(guò)程中的信號(hào)劣化、支持多種調(diào)制方式、多電平的調(diào)制方式可提高光通信鏈路的數(shù)據(jù)容量、波長(zhǎng)的選擇性好。加上近年來(lái)，隨著光電器件逐漸成熟，大量關(guān)鍵技術(shù)被突破，因此衛(wèi)星相干光通信又得到了相當(dāng)大的關(guān)注。
[0003]相干接收端包括:相干接收器件、高速采樣ADC芯片、DSP芯片以及內(nèi)部的算法實(shí)現(xiàn)。高速采樣芯片由于國(guó)內(nèi)的發(fā)展仍然滯后，需要依賴(lài)國(guó)外的廠家，我們能購(gòu)買(mǎi)到的高速采樣芯片采樣率相當(dāng)受限，5Gsps為最高的采樣率。如果分成四個(gè)采樣通道，每個(gè)采樣通道的采樣率最高為1.25Gsps，根據(jù)奈奎斯特采樣定律，那么支持的系統(tǒng)的傳輸速率只能是625Mbits/s，因此對(duì)于發(fā)射端的調(diào)制速率進(jìn)行了很大的限制。


【發(fā)明內(nèi)容】

[0004]本實(shí)用新型克服現(xiàn)有技術(shù)存在的技術(shù)問(wèn)題，提供了一種具有多片高速采樣芯片的相干接收電路，可以解決相干通信系統(tǒng)中單片高速ADC采樣芯片采樣率不夠以至于系統(tǒng)調(diào)制速率收到限制的問(wèn)題。
[0005]本實(shí)用新型所采用的技術(shù)方案是:
[0006]一種具有多片高速采樣芯片的相干接收電路，包括相干接收機(jī)、高速采樣ADC(Analog-to-Digital)芯片、FPGA芯片、第一時(shí)鐘扇出芯片、D觸發(fā)器、第二時(shí)鐘扇出芯片；高速采樣ADC芯片數(shù)量為兩片或者四片；高速采樣ADC芯片的模擬輸入端同相干接收機(jī)模擬輸出端連接，高速采樣ADC芯片的并行數(shù)據(jù)輸出端同F(xiàn)PGA芯片的數(shù)據(jù)輸入口相連接；第一時(shí)鐘扇出芯片的輸出端分別接高速采樣ADC芯片的時(shí)鐘輸入端、D觸發(fā)器的時(shí)鐘輸入端；D觸發(fā)器的輸出端接第二時(shí)鐘扇出芯片的輸入端；第二時(shí)鐘扇出芯片的輸出端分別接高速采樣ADC芯片的同步輸入端。
[0007]所述高速ADC采樣芯片采用的型號(hào)為EV10AQ190或者EV10AQ160。
[0008]所述第一時(shí)鐘扇出芯片和第二時(shí)鐘扇出芯片采用的型號(hào)為HMC987。
[0009]所述第一時(shí)鐘扇出芯片和第二時(shí)鐘扇出芯片輸出的多路時(shí)鐘信號(hào)的相位差小于5ps0
[0010]本實(shí)用新型具有下列優(yōu)點(diǎn):
[0011]1)本實(shí)用新型提供了一種可用于相干接收的含有多片高速ADC的同步和采樣電路，可以應(yīng)用在相干光通信領(lǐng)域，解決單片采樣芯片采樣率不夠的問(wèn)題；
[0012]2)因?yàn)楦咚貯DC芯片的采樣率受限，本實(shí)用新型裝置可以在一片高速ADC的四個(gè)采樣通道的采樣率無(wú)法滿(mǎn)足采樣要求的情況下，通過(guò)采用兩片或者四片高速ADC實(shí)現(xiàn)提高采樣率和提高整體系統(tǒng)傳輸速率的作用，因此，多片高速ADC共同工作的采樣電路可以對(duì)提高發(fā)揮很大的作用；本實(shí)用新型裝置由時(shí)鐘扇出芯片以及D觸發(fā)器構(gòu)成的同步電路部分保證了多片高速ADC之間的采樣同步以及高速ADC采樣電路工作穩(wěn)定。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0013]圖1、本實(shí)用新型具有兩片高速采樣芯片的相干接收電路；
[0014]圖2、本實(shí)用新型兩片高速ADC同步使用時(shí)ADC工作在雙通道模式；
[0015]圖3、本實(shí)用新型兩片高速ADC同步使用時(shí)內(nèi)部采樣時(shí)鐘示意圖；
[0016]圖4、本實(shí)用新型具有四片高速采樣芯片的相干接收電路；
[0017]圖5、本實(shí)用新型四片高速ADC同步使用時(shí)ADC工作在單通道模式；
[0018]圖6、本實(shí)用新型四片高速ADC同步使用時(shí)內(nèi)部采樣時(shí)鐘示意圖；
[0019]圖7、本實(shí)用新型高速ADC芯片采樣時(shí)鐘和同步信號(hào)的要求；
[0020]圖8、本實(shí)用新型D觸發(fā)器輸出的同步信號(hào)與時(shí)鐘信號(hào)的關(guān)系；
[0021]其中:
[0022]1、相干接收機(jī)；2、第一高速采樣ADC芯片；
[0023]3、第二高速采樣ADC芯片；4、FPGA芯片；
[0024]5、第一時(shí)鐘扇出芯片；6、D觸發(fā)器；
[0025]7、第二時(shí)鐘扇出芯片；8、第三高速采樣ADC芯片；
[0026]9、第四高速采樣ADC芯片；

【具體實(shí)施方式】
[0027]下面結(jié)合附圖給出具體實(shí)施例，進(jìn)一步說(shuō)明本實(shí)用新型。
[0028]本實(shí)用新型實(shí)現(xiàn)原理為:相干接收機(jī)接收信號(hào)光和本振光進(jìn)行相干之后輸出四路電信號(hào)，后面的高速采樣ADC電路提供四個(gè)模擬通道對(duì)這四路電信號(hào)進(jìn)行采樣；采用本實(shí)用新型的多片尚速ADC芯片方案，用兩片尚速ADC經(jīng)過(guò)同步之后，每片尚速ADC提供兩個(gè)通道，每個(gè)采樣通道的采樣率可以是2.5Gsps ;用四片高速ADC芯片經(jīng)過(guò)同步之后，每個(gè)高速ADC芯片提供一個(gè)通道，每個(gè)采樣通道的采樣率可以達(dá)到5Gsps。
[0029]本實(shí)用新型的一種具有多片高速采樣芯片的相干接收電路，包括:相干接收機(jī)1、多片高速米樣ADC芯片、FPGA (Field-Programmable Gate Array)芯片4、第一時(shí)鐘扇出芯片5、D觸發(fā)器6、第二時(shí)鐘扇出芯片7。多片高速采樣ADC芯片有兩種情況:如圖1所示的兩片高速采樣ADC芯片或者是如圖4所示的四片高速采樣ADC芯片。
[0030]相干接收機(jī)輸出四路模擬信號(hào)Ix、Qx、Iy、Qy，如圖1所示，采用兩片高速采樣ADC同步工作的情況下，每片高速采樣ADC工作在雙通道模式下，如圖3所示，每片高速采樣ADC芯片有兩個(gè)模擬輸入端，兩片高速采樣ADC芯片總共四個(gè)模擬輸入端，分別對(duì)Ix、Qx、Iy、Qy進(jìn)行采樣。如圖4所示采用四片高速采樣ADC同步工作的情況下，每片高速采樣ADC工作在單通道模式下，如圖5所示，每片高速采樣ADC芯片有一個(gè)模擬輸入端，四片高速采樣ADC芯片總共四個(gè)模擬輸入端，分別對(duì)Ix、Qx、Iy、Qy進(jìn)行采樣。多片高速采樣ADC芯片提供四路模擬采樣通道分別對(duì)相干接收機(jī)輸出的四路模擬信號(hào)進(jìn)行采樣；多片高速采樣ADC的時(shí)鐘和并行數(shù)據(jù)輸出接到FPGA芯片的數(shù)據(jù)10 口。
[0031]同步電路的具體實(shí)施過(guò)程是:時(shí)鐘信號(hào)接到第一時(shí)鐘扇出芯片，由第一時(shí)鐘扇出芯片產(chǎn)生多路頻率同步相位一致的時(shí)鐘信號(hào)；分別接到兩種實(shí)施例中的兩片或者四片的高速采樣ADC的時(shí)鐘輸入端，另一路接到D觸發(fā)器的時(shí)鐘輸入端；由FPGA產(chǎn)生一個(gè)同步信號(hào)Sync接到D觸發(fā)器的D觸發(fā)端，經(jīng)過(guò)D觸發(fā)器之后，Sync信號(hào)的下降沿與時(shí)鐘信號(hào)的沿對(duì)齊；然后將該信號(hào)送到第二時(shí)鐘扇出芯片，輸出兩路或者四路一致的同步信號(hào)，分別接到兩種實(shí)施例中的兩片或者四片高速采樣ADC芯片的同步輸入端。
[0032]如圖1所示，這種用于相干接收的含有兩片高速采樣ADC的同步和采樣電路，第一時(shí)鐘扇出芯片5輸入為采樣時(shí)鐘信號(hào)，輸出為三路時(shí)鐘信號(hào)，這三路時(shí)鐘信號(hào)與輸入時(shí)鐘信號(hào)同頻、相互之間同相；三路時(shí)鐘信號(hào)分別接到第一高速采樣ADC芯片2、第二高速采樣ADC芯片3和D觸發(fā)器6的時(shí)鐘輸入；D觸發(fā)器6的D輸入為同步信號(hào)(Sync)，時(shí)鐘輸入接第一時(shí)鐘扇出芯片5的一路輸出，輸出接到第二時(shí)鐘扇出芯片7的輸入；第二時(shí)鐘扇出芯片7輸出兩路同步信號(hào)，分別接到第一高速采樣ADC芯片2和第二高速采樣ACD芯片3的同步輸入。
[0033]如圖4所示，這種用于相干接收的含有四片高速采樣ADC的同步和采樣電路，第一時(shí)鐘扇出芯片5輸入為采樣時(shí)鐘信號(hào)，輸出為五路時(shí)鐘信號(hào)，這五路時(shí)鐘信號(hào)與輸入時(shí)鐘信號(hào)同頻、相互之間同相；五路時(shí)鐘信號(hào)分別接到第一高速ADC采樣芯片2、第二高速ADC采樣芯片3、第三高速采樣ADC芯片8、第四高速采樣ADC芯片9和D觸發(fā)器6的時(shí)鐘輸入；D觸發(fā)器6的D輸入為同步信號(hào)(Sync)，時(shí)鐘輸入接第一時(shí)鐘扇出芯片5的一路輸出，輸出接到第二時(shí)鐘扇出芯片7的輸入；第二時(shí)鐘扇出芯片7輸出四路同步信號(hào)，分別接到第一高速采樣ADC芯片2、第二高速采樣ADC芯片3、第三高速采樣ADC芯片8、第四高速采樣ADC芯片9的同步輸入。
[0034]同步電路用來(lái)保證多片高速采樣ADC芯片的采樣同步，時(shí)鐘信號(hào)Clk經(jīng)過(guò)第一時(shí)鐘扇出芯片產(chǎn)生N(兩片高速采樣ADC芯片時(shí)N = 3、四片高速采樣ADC芯片時(shí)N = 5)路頻率一致、相位對(duì)齊的時(shí)鐘信號(hào)，分別接到多片高速采樣ADC芯片的時(shí)鐘輸入端和D觸發(fā)器的時(shí)鐘輸入端；由FPGA芯片產(chǎn)生一路同步信號(hào)Sync，Sync信號(hào)被送到D觸發(fā)器的D輸入端，由于高速采樣ADC芯片對(duì)采樣時(shí)鐘與同步信號(hào)的關(guān)系有如圖7所示的要求，Ν0Κ表示不允許的區(qū)域，D觸發(fā)器可以將同步信號(hào)和時(shí)鐘信號(hào)的一個(gè)沿對(duì)齊，如圖8所示，以保證ADC芯片不進(jìn)入Ν0Κ的狀態(tài)山觸發(fā)器的輸出信號(hào)被送到第二時(shí)鐘扇出芯片，由第二時(shí)鐘扇出芯片輸出多路相位對(duì)齊的同步信號(hào)，分別接到多片高速采樣ADC芯片的同步信號(hào)輸入端。同步電路使多片高速采樣ADC芯片具有頻率相同、相位對(duì)齊的時(shí)鐘信號(hào)和相位對(duì)齊的同步信號(hào)，因此可以保證采樣時(shí)刻完全一致。
[0035]一片高速采樣ADC可以工作在四通道模式下，也可以工作在如圖2所示雙通道模式或者是如圖5所示單通道模式。工作在雙通道模式的時(shí)候兩個(gè)通道的采樣率都可以變?yōu)?.5Gsps，工作在單通道模式的時(shí)候，一個(gè)通道的采樣率可以達(dá)到5Gsps，因此本實(shí)用新型的方案提高了高速采樣ADC芯片的采樣率和相干系統(tǒng)的調(diào)制速率。本實(shí)用新型的一個(gè)關(guān)鍵是多片高速采樣芯片有頻率一致相位對(duì)齊的時(shí)鐘信號(hào)和相位對(duì)齊的同步信號(hào)，從而保證了多片高速采樣ADC芯片采樣的同步。以及使用D觸發(fā)器，D輸入端輸入同步信號(hào)，時(shí)鐘輸入端輸入時(shí)鐘信號(hào)，保證了同步信號(hào)和時(shí)鐘信號(hào)的上升下降沿對(duì)齊，從而保證了采樣電路的穩(wěn)定。
[0036]本實(shí)用新型高速ADC采樣芯片采用的型號(hào)為EV10AQ190或者EV10AQ160。所述第一時(shí)鐘扇出芯片5和第二時(shí)鐘扇出芯片7采用的型號(hào)為HMC987。所述第一時(shí)鐘扇出芯片5和第二時(shí)鐘扇出芯片7輸出的多路時(shí)鐘信號(hào)的相位差小于5ps，使輸出的多路時(shí)鐘信號(hào)和同步信號(hào)的相位差小于5ps，可以保證多片高速ADC芯片的時(shí)鐘和同步信號(hào)相位對(duì)齊，保證了采樣性能。
[0037]以上內(nèi)容是結(jié)合具體的優(yōu)選實(shí)施方式對(duì)本實(shí)用新型所作的進(jìn)一步詳細(xì)說(shuō)明，不能認(rèn)定本實(shí)用新型的具體實(shí)施只局限于這些說(shuō)明。對(duì)于本實(shí)用新型所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員來(lái)說(shuō)，在不脫離本實(shí)用新型構(gòu)思的前提下，還可以做出若干簡(jiǎn)單推演或替換，都應(yīng)當(dāng)視為屬于本實(shí)用新型的保護(hù)范圍。
【權(quán)利要求】
1.一種具有多片高速采樣芯片的相干接收電路，其特征在于:包括相干接收機(jī)(I)、高速采樣ADC芯片、FPGA芯片(4)、第一時(shí)鐘扇出芯片(5)、D觸發(fā)器(6)、第二時(shí)鐘扇出芯片(7);高速采樣ADC芯片數(shù)量為兩片或者四片；高速采樣ADC芯片的模擬輸入端同相干接收機(jī)(I)模擬輸出端連接，高速采樣ADC芯片的并行數(shù)據(jù)輸出端同F(xiàn)PGA芯片(4)的數(shù)據(jù)輸入口相連接；第一時(shí)鐘扇出芯片(5)的輸出端分別接高速采樣ADC芯片的時(shí)鐘輸入端、D觸發(fā)器(6)的時(shí)鐘輸入端；D觸發(fā)器(6)的輸出端接第二時(shí)鐘扇出芯片(7)的輸入端；第二時(shí)鐘扇出芯片(7)的輸出端分別接高速采樣ADC芯片的同步輸入端。
2.根據(jù)權(quán)利要求1所述的一種具有多片高速采樣芯片的相干接收電路，其特征在于:所述高速ADC采樣芯片采用的型號(hào)為EV10AQ190或者EV10AQ160。
3.根據(jù)權(quán)利要求1所述的一種具有多片高速采樣芯片的相干接收電路，其特征在于:所述第一時(shí)鐘扇出芯片(5)和第二時(shí)鐘扇出芯片(7)采用的型號(hào)為HMC987。
4.根據(jù)權(quán)利要求1所述的一種具有多片高速采樣芯片的相干接收電路，其特征在于:所述第一時(shí)鐘扇出芯片(5)和第二時(shí)鐘扇出芯片(7)輸出的多路時(shí)鐘信號(hào)的相位差小于5ps0
【文檔編號(hào)】H03M1/54GK204231329SQ201420708497
【公開(kāi)日】2015年3月25日 申請(qǐng)日期:2014年11月21日 優(yōu)先權(quán)日:2014年11月21日
【發(fā)明者】曹麗, 宋新明, 黃麗艷, 何國(guó)良, 江毅, 賈小鐵, 劉昭偉, 雷學(xué)義 申請(qǐng)人:武漢光迅科技股份有限公司