一種抗單粒子翻轉(zhuǎn)的sr鎖存器的制造方法
【專利摘要】本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)的SR鎖存器，包括第一信號(hào)輸出端口、第二信號(hào)輸出端口、電源、第一存儲(chǔ)節(jié)點(diǎn)、第二存儲(chǔ)節(jié)點(diǎn)、第一信號(hào)輸入端口、第二信號(hào)輸入端口、第三信號(hào)輸入端口、第四信號(hào)輸入端口、第一控制節(jié)點(diǎn)、第二控制節(jié)點(diǎn)、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管。本發(fā)明寫入速度快，延遲短，符合抗輻射高速度集成電路的要求。
【專利說(shuō)明】-種抗單粒子翻轉(zhuǎn)的SR鎖存器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，涉及一種抗單粒子翻轉(zhuǎn)的SR鎖存器。

【背景技術(shù)】
[0002] 單粒子效應(yīng)已經(jīng)成為航空航天領(lǐng)域電子系統(tǒng)主要的可靠性問題之一。影響SR鎖 存器的單粒子效應(yīng)主要是單粒子翻轉(zhuǎn)效應(yīng)。因此需要對(duì)SR鎖存器進(jìn)行抗單粒子翻轉(zhuǎn)的加 固措施。高性能的抗輻照SR鎖存器具有臨界電荷大，翻轉(zhuǎn)恢復(fù)時(shí)間短，寫入速度快，驅(qū)動(dòng)能 力強(qiáng)，功耗低的特點(diǎn)。Sung-MoKang 和 Yusuf Leblebici 寫的（CMOS Digital Intergrated Circuits Analysis and Design，Third Edition，248-249)中提到的基于與非門或者或非 門的SR鎖存器不具有抗單粒子翻轉(zhuǎn)的能力，寫入速度慢，上升延遲和下降延遲差一個(gè)門延 遲，且馬區(qū)動(dòng)會(huì)泛力弱。Jahinuzzaman 發(fā)表的（Jahinuzzaman S M, Rennie D J, Sachdev M. A soft error tolerant IOT SRAM bit-cell with differential read capability[J]. Nuclear Science,IEEE Transactions on Nuclear Science,2009,56 (6) :3768-3773.)中 提到的Quatro-IOT單元有靜態(tài)功耗和靜態(tài)噪聲容限高的特點(diǎn)，但是寫入延遲較大，并且存 儲(chǔ)節(jié)點(diǎn)對(duì)不同電平的翻轉(zhuǎn)恢復(fù)能力有很大的差別。段健發(fā)表的（段健.一種SEU/SET加固 SAFF設(shè)計(jì).西安文理學(xué)院學(xué)報(bào)：自然科學(xué)版，2011，14⑶：80-82)中提到的基于保護(hù)門的 SR鎖存器可以利用上下級(jí)電路的冗余節(jié)點(diǎn)屏蔽翻轉(zhuǎn)節(jié)點(diǎn)的電平變換，實(shí)現(xiàn)抗SEU的效果， 但是在面積、功耗和速度上的代價(jià)很大。黃曄等人發(fā)表的（黃曄，程秀蘭.SEU/SET加固D觸 發(fā)器的設(shè)計(jì)與分析.半導(dǎo)體技術(shù)，2009, 34(1) :69-72)中提出的保護(hù)門鎖存器利用時(shí)間冗 余技術(shù)實(shí)現(xiàn)抗SEU/SET能力，但是信號(hào)傳輸速度受到延遲的限制，不適合高速電路的應(yīng)用。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供了一種抗單粒子翻轉(zhuǎn)的SR鎖 存器，該鎖存器寫入速度快，延遲短，符合抗輻射高速度集成電路的要求。
[0004] 為達(dá)到上述目的，本發(fā)明所述的抗單粒子翻轉(zhuǎn)的SR鎖存器包括第一信號(hào)輸出端 口、第二信號(hào)輸出端口、電源、第一存儲(chǔ)節(jié)點(diǎn)、第二存儲(chǔ)節(jié)點(diǎn)、第一信號(hào)輸入端口、第二信號(hào) 輸入端口、第三信號(hào)輸入端口、第四信號(hào)輸入端口、第一控制節(jié)點(diǎn)、第二控制節(jié)點(diǎn)、第一 PMOS 管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第 八PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS 管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管；
[0005] 所述第一 PMOS管的漏極及柵極分別與第二控制節(jié)點(diǎn)及第一控制節(jié)點(diǎn)相連接，第 一 PMOS管的源極及襯底與電源相連接；
[0006] 所述第二PMOS管的漏極及柵極分別與第一控制節(jié)點(diǎn)及第二控制節(jié)點(diǎn)相連接，第 二PMOS管的源極及襯底與電源相連接；
[0007] 所述第三PMOS管的柵極及漏極分別與第一信號(hào)輸入端口及第七PMOS管的源極相 連接，第三PMOS管的源極及襯底與電源相連接；
[0008] 所述第四PMOS管的柵極及漏極分別與第二信號(hào)輸入端口及第八PMOS管的源極相 連接，第四PMOS管的源極及襯底與電源VDD相連接；
[0009] 所述第五PMOS管的柵極及漏極分別與第四信號(hào)輸入端口及第一存儲(chǔ)節(jié)點(diǎn)相連 接，第五PMOS管的源極及襯底與電源相連接；
[0010] 所述第六PMOS管的柵極及漏極分別與第三信號(hào)輸入端口及第二存儲(chǔ)節(jié)點(diǎn)相連 接，第六PMOS管的源極及襯底與電源相連接；
[0011] 所述第七PMOS管的柵極及漏極分別與第二控制節(jié)點(diǎn)及第一存儲(chǔ)節(jié)點(diǎn)相連接，第 七PMOS管的襯底與電源相連接；
[0012] 所述第八PMOS管的柵極及漏極分別與第一控制節(jié)點(diǎn)及第二存儲(chǔ)節(jié)點(diǎn)相連接，第 八PMOS管的襯底與電源相連接；
[0013] 所述第一 NMOS管的柵極及漏極分別與第四信號(hào)輸入端口及第五NMOS管的源極相 連接，第一 NMOS管的源極及襯底均接地；
[0014] 所述第二NMOS管的柵極及漏極分別與第三信號(hào)輸入端口及第六NMOS管的源極相 連接，第二NMOS管的源極及襯底均接地；
[0015] 所述第三NMOS管的柵極及漏極分別與第一信號(hào)輸入端口及第一存儲(chǔ)節(jié)點(diǎn)相連 接，第三NMOS管的源極及襯底均接地；
[0016] 所述第四NMOS管的柵極及漏極分別與第二信號(hào)輸入端口及第二存儲(chǔ)節(jié)點(diǎn)相連 接，第四NMOS管的源極及襯底均接地；
[0017] 所述第五NMOS管的柵極及漏極分別與第二存儲(chǔ)節(jié)點(diǎn)及第一存儲(chǔ)節(jié)點(diǎn)相連接，第 五NMOS管的襯底接地；
[0018] 所述第六NMOS管的柵極及漏極分別與第一存儲(chǔ)節(jié)點(diǎn)及第二存儲(chǔ)節(jié)點(diǎn)相連接，第 六NMOS管的襯底接地；
[0019] 所述第七NMOS管的柵極及漏極分別與第二信號(hào)輸入端口及第二控制節(jié)點(diǎn)相連 接，第七NMOS管的源極及襯底均接地；
[0020] 所述第八NMOS管的柵極及漏極分別與第一存儲(chǔ)節(jié)點(diǎn)及第二控制節(jié)點(diǎn)相連接，第 八NMOS管的源極及襯底均接地；
[0021] 所述第九NMOS管的柵極及漏極分別與第二存儲(chǔ)節(jié)點(diǎn)及第一控制節(jié)點(diǎn)相連接，第 九NMOS管的源極及襯底均接地；
[0022] 所述第十NMOS管的柵極及漏極分別與第一信號(hào)輸入端口及第一控制節(jié)點(diǎn)相連 接，第十NMOS管的源極及襯底均接地；
[0023] 所述第一信號(hào)輸出端口與第一存儲(chǔ)節(jié)點(diǎn)相連接，第二信號(hào)輸出端口與第二存儲(chǔ)節(jié) 點(diǎn)相連接。
[0024] 所述第三PMOS管、第五PMOS管及第七PMOS管組成第一存儲(chǔ)節(jié)點(diǎn)（Q)的兩路上拉 路徑；所述第四PMOS管、第六PMOS管、及第八PMOS管組成第二存儲(chǔ)節(jié)點(diǎn)（QB)的兩路上拉 路徑。
[0025] 所述第一 NMOS管、第三NMOS管及第五NMOS管組成第一存儲(chǔ)節(jié)點(diǎn)（Q)的兩路下拉 路徑；第二NMOS管、第四NMOS管及第六NMOS管組成第二存儲(chǔ)節(jié)點(diǎn)（QB)的兩路下拉路徑。
[0026] 本發(fā)明具有以下有益效果：
[0027] 本發(fā)明所述的抗單粒子翻轉(zhuǎn)的SR鎖存器在工作時(shí)，通過(guò)第一信號(hào)輸入端口、第二 信號(hào)輸入端口、第三信號(hào)輸入端口及第四信號(hào)輸入端口控制上拉路徑及下拉路徑，在寫入 操作時(shí)，第一存儲(chǔ)節(jié)點(diǎn)及第二存儲(chǔ)節(jié)點(diǎn)保持路徑完全關(guān)斷，從而使本發(fā)明所述的抗單粒子 翻轉(zhuǎn)的鎖存器具有高度的寫入能力，并且延遲時(shí)間短，與現(xiàn)有的SR鎖存器相比，本發(fā)明具 有良好的抗單粒子翻轉(zhuǎn)能力，符合抗福射高速度集成電路的要求。

【專利附圖】

【附圖說(shuō)明】
[0028] 圖1為本發(fā)明的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0029] 下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述：
[0030] 參考圖1，本發(fā)明所述的抗單粒子翻轉(zhuǎn)的SR鎖存器包括第一信號(hào)輸出端口、第二 信號(hào)輸出端口、第一存儲(chǔ)節(jié)點(diǎn)Q、第二存儲(chǔ)節(jié)點(diǎn)QB、第一信號(hào)輸入端口 R、第二信號(hào)輸入端 口 S、第三信號(hào)輸入端口 RB、第四信號(hào)輸入端口 SB、第一控制節(jié)點(diǎn)P、第二控制節(jié)點(diǎn)PB、第一 PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六 PMOS 管 MP6、第七 PMOS 管 MP7、第八 PMOS 管 MP8、第一 NMOS 管 MN1、第二 NMOS 管 MN2、第三 NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八 NMOS管MN8、第九NMOS管MN9及第十NMOS管MNlO ;
[0031] 所述第一 PMOS管MPl的漏極及柵極分別與第二控制節(jié)點(diǎn)PB及第一控制節(jié)點(diǎn)P相 連接，第一 PMOS管MPl的源極及襯底與電源VDD相連接；
[0032] 所述第二PMOS管MP2的漏極及柵極分別與第一控制節(jié)點(diǎn)P及第二控制節(jié)點(diǎn)PB相 連接，第二PMOS管MP2的源極及襯底與電源VDD相連接；
[0033] 所述第三PMOS管MP3的柵極及漏極分別與第一信號(hào)輸入端口 R及第七PMOS管 MP7的源極相連接，第三PMOS管MP3的源極及襯底與電源VDD相連接；
[0034] 所述第四PMOS管MP4的柵極及漏極分別與第二信號(hào)輸入端口 S及第八PMOS管 MP8的源極相連接，第四PMOS管MP4的源極及襯底與電源VDD相連接；
[0035] 所述第五PMOS管MP5的柵極及漏極分別與第四信號(hào)輸入端口 SB及第一存儲(chǔ)節(jié)點(diǎn) Q相連接，第五PMOS管MP5的源極及襯底與電源VDD相連接；
[0036] 所述第六PMOS管MP6的柵極及漏極分別與第三信號(hào)輸入端口 RB及第二存儲(chǔ)節(jié)點(diǎn) QB相連接，第六PMOS管MP6的源極及襯底與電源VDD相連接；
[0037] 所述第七PMOS管MP7的柵極及漏極分別與第二控制節(jié)點(diǎn)PB及第一存儲(chǔ)節(jié)點(diǎn)Q相 連接，第七PMOS管MP7的襯底與電源VDD相連接；
[0038] 所述第八PMOS管MP8的柵極及漏極分別與第一控制節(jié)點(diǎn)P及第二存儲(chǔ)節(jié)點(diǎn)QB相 連接，第八PMOS管MP8的襯底與電源VDD相連接；
[0039] 所述第一 NMOS管麗1的柵極及漏極分別與第四信號(hào)輸入端口 SB及第五NMOS管 MN5的源極相連接，第一 NMOS管MNl的源極及襯底均接地；
[0040] 所述第二NMOS管麗2的柵極及漏極分別與第三信號(hào)輸入端口 RB及第六NMOS管 MN6的源極相連接，第二NMOS管MN2的源極及襯底均接地；
[0041] 所述第三NMOS管MN3的柵極及漏極分別與第一信號(hào)輸入端口 R及第一存儲(chǔ)節(jié)點(diǎn) Q相連接，第三NMOS管MN3的源極及襯底均接地；
[0042] 所述第四NMOS管MM的柵極及漏極分別與第二信號(hào)輸入端口 S及第二存儲(chǔ)節(jié)點(diǎn) QB相連接，第四NMOS管MM的源極及襯底均接地；
[0043] 所述第五NMOS管MN5的柵極及漏極分別與第二存儲(chǔ)節(jié)點(diǎn)QB及第一存儲(chǔ)節(jié)點(diǎn)Q相 連接，第五匪OS管麗5的襯底接地；
[0044] 所述第六NMOS管MN6的柵極及漏極分別與第一存儲(chǔ)節(jié)點(diǎn)Q及第二存儲(chǔ)節(jié)點(diǎn)QB相 連接，第六匪OS管MN6的襯底接地；
[0045] 所述第七NMOS管MN7的柵極及漏極分別與第二信號(hào)輸入端口 S及第二控制節(jié)點(diǎn) PB相連接，第七NMOS管MN7的源極及襯底均接地；
[0046] 所述第八NMOS管MN8的柵極及漏極分別與第一存儲(chǔ)節(jié)點(diǎn)Q及第二控制節(jié)點(diǎn)PB相 連接，第八匪OS管MN8的源極及襯底均接地；
[0047] 所述第九NMOS管MN9的柵極及漏極分別與第二存儲(chǔ)節(jié)點(diǎn)QB及第一控制節(jié)點(diǎn)P相 連接，第九NMOS管MN9的源極及襯底均接地；
[0048] 所述第十NMOS管MNlO的柵極及漏極分別與第一信號(hào)輸入端口 R及第一控制節(jié)點(diǎn) P相連接，第十NMOS管MNlO的源極及襯底均接地；
[0049] 所述第一信號(hào)輸出端口與第一存儲(chǔ)節(jié)點(diǎn)Q相連接，第二信號(hào)輸出端口與第二存儲(chǔ) 節(jié)點(diǎn)QB相連接。
[0050] 所述第三PMOS管MP3、第五PMOS管MP5及第七PMOS管MP7組成第一存儲(chǔ)節(jié)點(diǎn)（Q) 的兩路上拉路徑；所述第四PMOS管MP4、第六PMOS管MP6、及第八PMOS管MP8組成第二存 儲(chǔ)節(jié)點(diǎn)（QB)的兩路上拉路徑；
[0051] 所述第一 NMOS管MNl、第三NMOS管MN3及第五NMOS管MN5組成第一存儲(chǔ)節(jié)點(diǎn)（Q) 的兩路下拉路徑；第二NMOS管MN2、第四NMOS管MM及第六NMOS管MN6組成第二存儲(chǔ)節(jié) 點(diǎn)（QB)的兩路下拉路徑。
[0052] 對(duì)于第一存儲(chǔ)節(jié)點(diǎn)Q，第三PMOS管MP3及第七PMOS管MP7受到第一信號(hào)輸入端 口 R和第二控制節(jié)點(diǎn)PB的聯(lián)合控制，第五PMOS管MP5受到第四信號(hào)輸入端口 SB的控制； 第五NMOS管麗5及第一 NMOS管麗1受到第一存儲(chǔ)節(jié)點(diǎn)Q和第三信號(hào)輸入端口 RB的控制， 第三NMOS管麗3受到第一信號(hào)輸入端口 R的控制；對(duì)于第二存儲(chǔ)節(jié)點(diǎn)QB ;第四PMOS管MP4 及第八PMOS管MP8受到第二信號(hào)輸入端口 S和第一控制節(jié)點(diǎn)P的聯(lián)合控制，第六PMOS管 MP6受到第三信號(hào)輸入端口 RB的控制；第二NMOS管MN2及第六NMOS管MN6受到第一存儲(chǔ) 節(jié)點(diǎn)Q和第三信號(hào)輸入端口 RB的控制，第四NMOS管MM第二信號(hào)輸入端口 S的控制；第一 控制節(jié)點(diǎn)P及第二控制節(jié)點(diǎn)PB也分別具有一路上拉PMOS管（MP2, MP1)和兩路下拉NMOS 管（MN9,麗10,麗7, MN8);對(duì)于第一控制節(jié)點(diǎn)P，第二PMOS管MP2由第二控制節(jié)點(diǎn)PB控制， 下拉NMOS管有兩路，其中，第十NMOS管麗10受到由第一信號(hào)輸入端口 R控制，第九NMOS 管MN9由第二存儲(chǔ)節(jié)點(diǎn)QB控制；對(duì)于第二控制節(jié)點(diǎn)PB，第一 PMOS管MPl由第一控制節(jié)點(diǎn) P控制，下拉NMOS管有兩路，其中，第七NMOS管麗7受到第二信號(hào)輸入端口 S的控制，第八 NMOS管MN8由第一存儲(chǔ)節(jié)點(diǎn)Q控制。
[0053] 與未加固SR鎖存器相比，本發(fā)明實(shí)現(xiàn)了抗單粒子翻轉(zhuǎn)加固能力，具有更強(qiáng)的驅(qū)動(dòng) 能力。與基于Quatro單元的鎖存器相比，本發(fā)明極大的提高了寫入速度，不僅實(shí)現(xiàn)了完整 的抗SEU能力，而且具有更高的臨界電荷。表1為不同負(fù)載情況下，新型抗單粒子翻轉(zhuǎn)SR鎖 存器的延遲，功耗，延遲功耗積（PDP)和臨界電荷。表2為相同負(fù)載下，未加固SR鎖存器， Quatro單元和新型SR鎖存器的性能比較，包括延遲，功耗，延遲功耗積和臨界電荷。
[0054]表 1

【權(quán)利要求】
1. 一種抗單粒子翻轉(zhuǎn)的SR鎖存器，其特征在于，包括電源（VDD)、第一信號(hào)輸出端口、 第二信號(hào)輸出端口、第一存儲(chǔ)節(jié)點(diǎn)（Q)、第二存儲(chǔ)節(jié)點(diǎn)（QB)、第一信號(hào)輸入端口（R)、第二信 號(hào)輸入端口（S)、第三信號(hào)輸入端口（RB)、第四信號(hào)輸入端口（SB)、第一控制節(jié)點(diǎn)（P)、第二 控制節(jié)點(diǎn)（PB)、第一 PMOS管（MP1)、第二PMOS管（MP2)、第三PMOS管（MP3)、第四PMOS管 (MP4)、第五 PMOS 管（MP5)、第六 PMOS 管（MP6)、第七 PMOS 管（MP7)、第八 PMOS 管（MP8)、第 一 NMOS 管（MN1)、第二 NMOS 管（MN2)、第三 NMOS 管（MN3)、第四 NMOS 管（MN4)、第五 NMOS 管（MN5)、第六 NMOS 管（MN6)、第七 NMOS 管（MN7)、第八 NMOS 管（MN8)、第九 NMOS 管（MN9) 及第十NMOS管（MN10); 所述第一 PMOS管（MP1)的漏極及柵極分別與第二控制節(jié)點(diǎn)（PB)及第一控制節(jié)點(diǎn)（P) 相連接，第一 PMOS管（MP1)的源極及襯底與電源（VDD)相連接； 所述第二PMOS管（MP2)的漏極及柵極分別與第一控制節(jié)點(diǎn)（P)及第二控制節(jié)點(diǎn)（PB) 相連接，第二PMOS管（MP2)的源極及襯底與電源（VDD)相連接； 所述第三PMOS管（MP3)的柵極及漏極分別與第一信號(hào)輸入端口（R)及第七PMOS管 (MP7)的源極相連接，第三PMOS管（MP3)的源極及襯底與電源（VDD)相連接； 所述第四PMOS管（MP4)的柵極及漏極分別與第二信號(hào)輸入端口（S)及第八PMOS管 (MP8)的源極相連接，第四PMOS管（MP4)的源極及襯底與電源（VDD)相連接； 所述第五PMOS管（MP5)的柵極及漏極分別與第四信號(hào)輸入端口（SB)及第一存儲(chǔ)節(jié)點(diǎn) (Q)相連接，第五PMOS管（MP5)的源極及襯底與電源（VDD)相連接； 所述第六PMOS管（MP6)的柵極及漏極分別與第三信號(hào)輸入端口（RB)及第二存儲(chǔ)節(jié)點(diǎn) (QB)相連接，第六PMOS管（MP6)的源極及襯底與電源（VDD)相連接； 所述第七PMOS管（MP7)的柵極及漏極分別與第二控制節(jié)點(diǎn)（PB)及第一存儲(chǔ)節(jié)點(diǎn)（Q) 相連接，第七PMOS管（MP7)的襯底與電源（VDD)相連接； 所述第八PMOS管（MP8)的柵極及漏極分別與第一控制節(jié)點(diǎn)（P)及第二存儲(chǔ)節(jié)點(diǎn)（QB) 相連接，第八PMOS管（MP8)的襯底與電源（VDD)相連接； 所述第一 NMOS管（MN1)的柵極及漏極分別與第四信號(hào)輸入端口（SB)及第五NMOS管 (MN5)的源極相連接，第一 NMOS管（MN1)的源極及襯底均接地； 所述第二NMOS管（MN2)的柵極及漏極分別與第三信號(hào)輸入端口（RB)及第六NMOS管 (MN6)的源極相連接，第二NMOS管（MN2)的源極及襯底均接地； 所述第三NMOS管（MN3)的柵極及漏極分別與第一信號(hào)輸入端口（R)及第一存儲(chǔ)節(jié)點(diǎn) (Q)相連接，第三NMOS管（MN3)的源極及襯底均接地； 所述第四NMOS管（MN4)的柵極及漏極分別與第二信號(hào)輸入端口（S)及第二存儲(chǔ)節(jié)點(diǎn) (QB)相連接，第四NMOS管（MN4)的源極及襯底均接地； 所述第五NMOS管（MN5)的柵極及漏極分別與第二存儲(chǔ)節(jié)點(diǎn)（QB)及第一存儲(chǔ)節(jié)點(diǎn)（Q) 相連接，第五NMOS管（MN5)的襯底接地； 所述第六NMOS管（MN6)的柵極及漏極分別與第一存儲(chǔ)節(jié)點(diǎn)（Q)及第二存儲(chǔ)節(jié)點(diǎn)（QB) 相連接，第六NMOS管（MN6)的襯底接地； 所述第七NMOS管（MN7)的柵極及漏極分別與第二信號(hào)輸入端口（S)及第二控制節(jié)點(diǎn) (PB)相連接，第七NMOS管（MN7)的源極及襯底均接地； 所述第八NMOS管（MN8)的柵極及漏極分別與第一存儲(chǔ)節(jié)點(diǎn)（Q)及第二控制節(jié)點(diǎn)（PB) 相連接，第八NMOS管（MN8)的源極及襯底均接地； 所述第九NM0S管（MN9)的柵極及漏極分別與第二存儲(chǔ)節(jié)點(diǎn)（QB)及第一控制節(jié)點(diǎn)（P) 相連接，第九NM0S管（MN9)的源極及襯底均接地； 所述第十NM0S管（MN10)的柵極及漏極分別與第一信號(hào)輸入端口（R)及第一控制節(jié)點(diǎn) (P) 相連接，第十NM0S管（MN10)的源極及襯底均接地； 所述第一信號(hào)輸出端口與第一存儲(chǔ)節(jié)點(diǎn)（Q)相連接，第二信號(hào)輸出端口與第二存儲(chǔ)節(jié) 點(diǎn)（QB)相連接。
2. 根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的SR鎖存器，其特征在于， 所述第三PM0S管（MP3)、第五PM0S管（MP5)及第七PM0S管（MP7)組成第一存儲(chǔ)節(jié)點(diǎn) (Q) 的兩路上拉路徑；所述第四PM0S管（MP4)、第六PM0S管（MP6)及第八PM0S管（MP8)組 成第二存儲(chǔ)節(jié)點(diǎn)（QB)的兩路上拉路徑。
3. 根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的SR鎖存器，其特征在于， 所述第一 NM0S管（MN1)、第三NM0S管（MN3)及第五NM0S管（MN5)組成第一存儲(chǔ)節(jié)點(diǎn) (Q)的兩路下拉路徑；第二NM0S管（MN2)、第四NM0S管（MN4)及第六NM0S管（MN6)組成第 二存儲(chǔ)節(jié)點(diǎn)（QB)的兩路下拉路徑。
【文檔編號(hào)】H03K19/094GK104393864SQ201410713200
【公開日】2015年3月4日 申請(qǐng)日期:2014年11月27日 優(yōu)先權(quán)日:2014年11月27日
【發(fā)明者】張國(guó)和, 段國(guó)棟, 曾云霖 申請(qǐng)人:西安交通大學(xué)