一種數(shù)字io電路的制作方法
【專利摘要】本發(fā)明屬于集成電路領(lǐng)域，尤其涉及一種數(shù)字IO電路。本發(fā)明提供的數(shù)字IO電路，包括依次相連的動(dòng)態(tài)電路單元、輸入緩沖控制單元和施密特電路單元，通過動(dòng)態(tài)電路單元加速輸入信號(hào)的轉(zhuǎn)換過程，縮短了電路從“0”到“1”的轉(zhuǎn)換時(shí)間，縮短了電路處于不定態(tài)的時(shí)間，降低了功耗；使用施密特電路單元，可以控制輸入信號(hào)從低電平到高電平和從高電平到低電平的開關(guān)閾值，從而改善電路信號(hào)的斜率，改善了電路的信號(hào)轉(zhuǎn)換過程和信號(hào)斜率，使得輸出的波形具有很好的輸出斜率；進(jìn)一步的，通過對(duì)輸入緩沖控制單元的應(yīng)用，實(shí)現(xiàn)了對(duì)電路輸入信號(hào)導(dǎo)通或截止的控制，保證了整個(gè)電路信號(hào)的正確性。
【專利說明】一種數(shù)字IO電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路領(lǐng)域，尤其涉及一種數(shù)字IO電路。

【背景技術(shù)】
[0002]隨著科技的進(jìn)步和發(fā)展，集成電路的發(fā)展不斷驗(yàn)證著摩爾定律，集成電路器件的尺寸不斷縮小，電路工作電壓不斷降低，電路工作頻率越來越高，芯片的輸入波形信號(hào)，對(duì)芯片的工作頻率和芯片的正常工作有著非常重要的作用。因此設(shè)計(jì)一種提高數(shù)字IO輸入信號(hào)性能的電路很有必要。
[0003]對(duì)于數(shù)字IO電路，其傳播的數(shù)字信號(hào)特性主要包括：信號(hào)的傳輸特性（“O”還是“I”)、波形的斜率和信號(hào)的頻率。因此對(duì)IO電路的設(shè)計(jì)主要圍繞在信號(hào)的特性和波形的斜率這兩個(gè)方面。提高IO電路傳播的波形信號(hào)，可以減少信號(hào)不定態(tài)的時(shí)間，降低芯片的功耗，提升芯片的可靠性都有很重要的作用。
[0004]在電路功能結(jié)構(gòu)上，一般可以將IO電路分為如圖I所示的幾個(gè)部分。參見圖1，外部的信號(hào)通過PAD信號(hào)端，將信號(hào)輸入到IO電路中。由于在外界環(huán)境和芯片使用過程中，電路可能接觸到由于靜電引起的高壓信號(hào)，為了防止芯片被擊穿燒毀，設(shè)計(jì)了 ESD保護(hù)電路單元，可以防止由于靜電放電現(xiàn)象對(duì)芯片造成的損害。在芯片使用過程中，來自外部的信號(hào)，其電壓一般為5V或者3. 3V，對(duì)于深亞微米電路，需要將外界的電壓轉(zhuǎn)換成芯片能夠處理的電平電壓，因此，在IO電路中設(shè)計(jì)了電壓轉(zhuǎn)換電路單元，將外界的高電壓信號(hào)，轉(zhuǎn)換為芯片可以接受的低電壓信號(hào)。轉(zhuǎn)換后的信號(hào)，通過控制電路的控制和輸入緩沖電路單元的整理后，就可以輸入到芯片內(nèi)部。
[0005]傳統(tǒng)的輸入緩沖電路單元一般采用多級(jí)反相器緩沖電路來對(duì)輸入的信號(hào)進(jìn)行處理，如圖2所示。這種輸入緩沖電路單元，采用了偶數(shù)級(jí)反相器的方法，這種電路對(duì)信號(hào)的波形改善不大，對(duì)信號(hào)的斜率和噪聲容限也沒有改善，只是對(duì)電路信號(hào)起一個(gè)緩沖的作用，對(duì)電路波形的改善沒有幫助。
[0006]此外，在一些改進(jìn)的IO輸入電路中，在輸入緩沖電路單元中，使用了施密特電路與反相器組成的緩沖電路相結(jié)合的方式，用以改善電路的輸入波形，具體參見圖3。采用這種方式，利用了施密特電路對(duì)于信號(hào)在不同方向上的開關(guān)閾值電壓不同，將一個(gè)變化緩慢的輸入波形信號(hào)，變成一個(gè)快速翻轉(zhuǎn)的信號(hào)，但是，對(duì)于信號(hào)中處于不定態(tài)的電壓區(qū)域，電路對(duì)這部分沒有影響，因此，對(duì)于處于不定態(tài)狀態(tài)的信號(hào)，此電路沒有改善信號(hào)的作用。


【發(fā)明內(nèi)容】

[0007]有鑒于此，本發(fā)明的目的即在于提供一種數(shù)字IO電路，以提高信號(hào)的波形轉(zhuǎn)換速度，改善輸入電路的波形信號(hào)，并且縮短信號(hào)處于不定態(tài)的時(shí)間，降低信號(hào)的功耗。
[0008]本發(fā)明提供的數(shù)字IO電路，用于將輸入信號(hào)進(jìn)行變換后傳輸?shù)叫酒瑑?nèi)部，具體包括：
[0009]動(dòng)態(tài)電路單元，直接與輸入信號(hào)相接，用于加速所述輸入信號(hào)的轉(zhuǎn)換速度，縮短信號(hào)轉(zhuǎn)換時(shí)間；
[0010]輸入緩沖控制單元，與所述動(dòng)態(tài)電路單元相接，用于實(shí)現(xiàn)對(duì)所述輸入信號(hào)的導(dǎo)通與截止的控制；以及
[0011]施密特電路單元，與所述輸入緩沖控制單元相接，用于控制信號(hào)從低電平到高電平和從高電平到低電平具有不同的開關(guān)閾值，增大信號(hào)斜率，提高對(duì)芯片內(nèi)部的輸出波形的質(zhì)量。
[0012]本發(fā)明提供的數(shù)字IO電路，根據(jù)傳播波形信號(hào)的特性，通過縮短波形信號(hào)的轉(zhuǎn)換時(shí)間和信號(hào)的斜率，可以提高數(shù)字電路輸入信號(hào)的性能。具體而言，首先，通過動(dòng)態(tài)電路單元加速輸入信號(hào)的轉(zhuǎn)換過程，縮短了電路從“O”到“I”的轉(zhuǎn)換時(shí)間，縮短了電路處于不定態(tài)的時(shí)間，降低了功耗；其次，使用了施密特電路單元，可以控制輸入信號(hào)從低電平到高電平和從高電平到低電平的開關(guān)閾值，從而改善電路信號(hào)的斜率，改善了電路的信號(hào)轉(zhuǎn)換過程和信號(hào)斜率，使得輸出的波形具有很好的輸出斜率，進(jìn)一步通過對(duì)輸入緩沖控制單元的應(yīng)用，實(shí)現(xiàn)了對(duì)電路輸入信號(hào)導(dǎo)通或截止的控制，保證了整個(gè)電路信號(hào)的正確性。

【專利附圖】

【附圖說明】
[0013]圖I是現(xiàn)有IO電路的結(jié)構(gòu)示意圖；
[0014]圖2是傳統(tǒng)的由多級(jí)反相器構(gòu)成的輸入緩沖單元的結(jié)構(gòu)示意圖；
[0015]圖3是現(xiàn)有施密特電路結(jié)合反相器組成的輸入緩沖單元的結(jié)構(gòu)示意圖；
[0016]圖4是本發(fā)明實(shí)施例提供的數(shù)字IO電路的結(jié)構(gòu)示意圖；
[0017]圖5是本發(fā)明優(yōu)選實(shí)施例提供的數(shù)字IO電路的電子元器件示例圖。

【具體實(shí)施方式】
[0018]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0019]圖4是本發(fā)明實(shí)施例提供的數(shù)字IO電路的結(jié)構(gòu)示意圖；為了便于說明，僅示出了與本實(shí)施例相關(guān)的部分，如圖所示：
[0020]一種數(shù)字IO電路，用于將輸入信號(hào)進(jìn)行變換后傳輸?shù)叫酒瑑?nèi)部，包括依次相接的動(dòng)態(tài)電路單元100、輸入緩沖控制單元200和施密特電路單元300。其中，動(dòng)態(tài)電路單元100直接與輸入信號(hào)相接，用于加速輸入信號(hào)的轉(zhuǎn)換速度，縮短了電路從“O”到“I”的轉(zhuǎn)換時(shí)間，繼而縮短電路處于不定態(tài)的時(shí)間，降低整個(gè)電路的功耗；輸入緩沖控制單元200的輸入端接所述動(dòng)態(tài)電路單元100的輸出端，用于實(shí)現(xiàn)對(duì)所述輸入信號(hào)的導(dǎo)通與截止的控制，保證整個(gè)電路信號(hào)傳輸?shù)恼_性；施密特電路單元300的輸入端與輸入緩沖控制單元200的輸出端相接，用于控制信號(hào)從低電平到高電平和從高電平到低電平具有不同的開關(guān)閾值，使得信號(hào)的斜率變大，增大信號(hào)斜率，使得輸出波形具有很好的輸出斜率，提高對(duì)芯片內(nèi)部的輸出波形的質(zhì)量。
[0021]在具體實(shí)現(xiàn)時(shí)，動(dòng)態(tài)電路單元100、輸入緩沖控制單元200和施密特電路單元300都可以由不同的電子元器件組合實(shí)施。圖5示出了本發(fā)明優(yōu)選實(shí)施例提供的數(shù)字IO電路示例圖。同樣的，為了便于說明，僅示出了與實(shí)施例相關(guān)的部分。
[0022]參見圖5，作為本發(fā)明的一優(yōu)選實(shí)施例，動(dòng)態(tài)電路單元100可以包括：PM0S晶體管MPl、PMOS晶體管MP2、NMOS晶體管MNl、NMOS晶體管MN2和反相器XII。
[0023]具體地，PMOS晶體管MPl的柵極接控制信號(hào)C，PMOS晶體管MPl的源極和襯底都接電源VDD，PM0S晶體管MPl的漏極同時(shí)接NMOS晶體管MN2的源極、PMOS晶體管MP2的漏極和反相器Xll的輸入端，NMOS晶體管麗2的柵極接信號(hào)輸入端IN，NMOS晶體管麗2的漏極接NMOS管MNl的源極，NMOS管MNl的柵極接控制信號(hào)C，NMOS管MNl的漏極和襯底都接地；PM0S晶體管MP2的柵極接反相器XIl的輸出端，PMOS晶體管MP2的源極和襯底都接電源VDD ;反相器XIl的輸出端為動(dòng)態(tài)電路單元100的輸出端、接輸入緩沖控制單元200的輸入端。
[0024]作為本發(fā)明的一優(yōu)選實(shí)施例，輸入緩沖控制單元200包括：PM0S晶體管MP3、PMOS晶體管MP4、NMOS晶體管MN3和NMOS晶體管MN4 ；
[0025]具體地，PMOS晶體管MP3的柵極接反向控制信號(hào)CN(反向控制信號(hào)CN與控制信號(hào)C互為反向信號(hào)），PMOS晶體管MP3的源極和襯底都接電源VDD，PMOS晶體管MP3的漏極接PMOS晶體管MP4的源極；PM0S晶體管MP4的襯底接電源VDD，PM0S晶體管MP4的柵極與NMOS晶體管MN4的柵極共接、作為所述輸入緩沖控制單元200的輸入端接動(dòng)態(tài)電路單元100，PMOS晶體管MP4的漏極與NMOS晶體管MN4的源極共接、作為所述輸入緩沖控制單元200的輸出端接施密特電路單元300，NMOS晶體管MN4的漏極接NMOS晶體管麗3的源極，NMOS晶體管MN4的襯底接地，NMOS晶體管MN3的柵極接控制信號(hào)C，NMOS晶體管MN3的漏極和襯底都接地。
[0026]作為本發(fā)明的一優(yōu)選實(shí)施例，所述施密特電路單元300包括：PM0S晶體管MP5、PMOS晶體管MP6、PM0S晶體管MP7、NM0S晶體管MN5、NM0S晶體管MN6和NMOS晶體管MN7 ；
[0027]具體地，PMOS晶體管MP5的柵極、PMOS晶體管MP6的柵極、NMOS晶體管MN5的柵極和NMOS晶體管MN6的柵極同時(shí)接輸入緩沖控制單元200的輸出端，PMOS晶體管MP5的源極和襯底都接電源VDD，PM0S晶體管MP5的漏極同時(shí)接晶體管MP6的源極和PMOS晶體管MP7的源極；PM0S晶體管MP6的漏極接NMOS晶體管MN6的源極，PMOS晶體管MP6的襯底接電源VDD，NMOS晶體管MN6的漏極同時(shí)接NMOS晶體管麗5的源極和NMOS晶體管麗7的漏極，NMOS晶體管MN5的漏極和襯底都接地，PMOS晶體管MP7的柵極接NMOS晶體管MN7的柵極，PMOS晶體管MP7的襯底接電源VDD，PMOS晶體管MP7的漏極、NMOS晶體管MN6的襯底和NMOS晶體管MN7的襯底都接地，NMOS晶體管MN7的源極接電源VDD ;并且，PMOS晶體管MP6漏極與NMOS晶體管MN6源極的共接端、PMOS晶體管MP7柵極與NMOS晶體管MN7柵極的共接端Tl同時(shí)為施密特電路單元300的輸出端，直接輸入芯片內(nèi)部。
[0028]在具體實(shí)施過程中，動(dòng)態(tài)電路單元100、輸入緩沖控制單元200和施密特電路單元300的結(jié)構(gòu)組成可以有多種多樣，圖5所示的各個(gè)電路單元的結(jié)構(gòu)也僅為示例，并不用于限定各個(gè)電路單元的結(jié)構(gòu)和連接方式。圖5所示的電路單元結(jié)構(gòu)也可以實(shí)現(xiàn)兩兩的自由組合，只要能實(shí)現(xiàn)相關(guān)功能即可。
[0029]下面就圖5所示例的數(shù)字IO電路的工作原理進(jìn)行簡(jiǎn)要說明：
[0030]當(dāng)該數(shù)字IO電路工作在輸入模式時(shí)，首先對(duì)電路進(jìn)行預(yù)充，控制信號(hào)C為低電平，反相器XIl的輸入端被預(yù)充至VDD，PMOS晶體管MPl處于導(dǎo)通狀態(tài)、NMOS晶體管麗I處于截止?fàn)顟B(tài)，同時(shí)PMOS晶體管MP3和NMOS晶體管麗3處于截止?fàn)顟B(tài)，電路處于預(yù)充電狀態(tài)。然后，控制信號(hào)C被置為高電平，此時(shí)，動(dòng)態(tài)電路單元100變成一個(gè)具有上拉功能的反相器，輸入緩沖控制單元200成為一個(gè)反相器電路。
[0031]如果信號(hào)IN為低電平，則動(dòng)態(tài)電路單元100的狀態(tài)不發(fā)生變化，此時(shí)，PMOS晶體管MP4和MP3處于導(dǎo)通狀態(tài)，信號(hào)傳播到Tl節(jié)點(diǎn)，導(dǎo)致Tl節(jié)點(diǎn)處于低電平狀態(tài)，此時(shí)，PMOS晶體管MP7導(dǎo)通；而1^7晶體管的導(dǎo)通，加速了電路的放電速度，Tl節(jié)點(diǎn)很快穩(wěn)定到低電平狀態(tài)。
[0032]當(dāng)信號(hào)IN為高電平狀態(tài)時(shí)，此時(shí)，NMOS晶體管MP5和MP6導(dǎo)通，電路通過MP5和MP6這兩個(gè)晶體管對(duì)電路進(jìn)行充電，將Tl節(jié)點(diǎn)的電平上拉到高電平狀態(tài)，此時(shí)，匪OS晶體管麗7導(dǎo)通，節(jié)點(diǎn)Tl也通過麗7晶體管充電，電路很快穩(wěn)定到高電平狀態(tài)。
[0033]動(dòng)態(tài)電路單元100加速了電路信號(hào)從“O”到“I”的轉(zhuǎn)換速度，縮短了電路轉(zhuǎn)換時(shí)間；施密特電路單元300主要表現(xiàn)在通過控制PMOS晶體管MP7和NMOS晶體管麗7的長(zhǎng)和寬，來控制信號(hào)從低到高和從高到低具有不同的開關(guān)閾值，使得電路信號(hào)的斜率很大，在輸出端給出了一個(gè)斜率很大的輸出波形，改進(jìn)了輸出波形；并且通過動(dòng)態(tài)電路單元100的應(yīng)用，使得電路波形的斜率具有對(duì)稱性；一級(jí)反相器輸入緩沖控制單元200，通過控制信號(hào)C的變化，實(shí)現(xiàn)了對(duì)電路輸入信號(hào)導(dǎo)通與截止的控制，保證了電路信號(hào)的正確性。
[0034]綜上所述，本發(fā)明提供的數(shù)字IO電路，根據(jù)傳播波形信號(hào)的特性，通過縮短波形信號(hào)的轉(zhuǎn)換時(shí)間和信號(hào)的斜率，可以提高數(shù)字電路輸入信號(hào)的性能。具體而言，首先，通過動(dòng)態(tài)電路單元加速輸入信號(hào)的轉(zhuǎn)換過程，縮短了電路從“O”到“I”的轉(zhuǎn)換時(shí)間，縮短了電路處于不定態(tài)的時(shí)間，降低了功耗；其次，使用了施密特電路單元，可以控制輸入信號(hào)從低電平到高電平和從高電平到低電平的開關(guān)閾值，從而改善電路信號(hào)的斜率，改善了電路的信號(hào)轉(zhuǎn)換過程和信號(hào)斜率，使得輸出的波形具有很好的輸出斜率，并且通過動(dòng)態(tài)電路單元的應(yīng)用，使得電路波形的斜率具有對(duì)稱性；進(jìn)一步通過對(duì)輸入緩沖控制單元的應(yīng)用，實(shí)現(xiàn)了對(duì)電路輸入信號(hào)導(dǎo)通或截止的控制，保證了整個(gè)電路信號(hào)的正確性。
[0035]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了較詳細(xì)的說明，對(duì)于本領(lǐng)域的技術(shù)人員來說，其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改、或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種數(shù)字1電路，用于將輸入信號(hào)進(jìn)行變換后傳輸?shù)叫酒瑑?nèi)部，其特征在于，所述數(shù)字1電路包括: 動(dòng)態(tài)電路單元，直接與輸入信號(hào)相接，用于加速所述輸入信號(hào)的轉(zhuǎn)換速度，縮短信號(hào)轉(zhuǎn)換時(shí)間； 輸入緩沖控制單元，與所述動(dòng)態(tài)電路單元相接，用于實(shí)現(xiàn)對(duì)所述輸入信號(hào)的導(dǎo)通與截止的控制；以及 施密特電路單元，與所述輸入緩沖控制單元相接，用于控制信號(hào)從低電平到高電平和從高電平到低電平具有不同的開關(guān)閾值，增大信號(hào)斜率，提高對(duì)芯片內(nèi)部的輸出波形的質(zhì)量。
2.如權(quán)利要求1所述的數(shù)字1電路，其特征在于，所述動(dòng)態(tài)電路單元包括:PM0S晶體管MPl、PMOS晶體管MP2、NMOS晶體管麗1、NMOS晶體管麗2和反相器XIl ； 所述PMOS晶體管MPl的柵極接控制信號(hào)C，所述PMOS晶體管MPl的源極和襯底都接電源VDD，所述PMOS晶體管MPl的漏極同時(shí)接所述NMOS晶體管MN2的源極、所述PMOS晶體管MP2的漏極和所述反相器Xll的輸入端，所述NMOS晶體管MN2的柵極接信號(hào)輸入端IN，所述NMOS晶體管MN2的漏極接所述NMOS管MNl的源極，所述NMOS管MNl的柵極接控制信號(hào)C，所述NMOS管麗I的漏極和襯底都接地；所述PMOS晶體管MP2的柵極接所述反相器XIl的輸出端，所述PMOS晶體管MP2的源極和襯底都接電源VDD ;所述反相器XIl的輸出端為所述動(dòng)態(tài)電路單元的輸出端、接所述輸入緩沖控制單元的輸入端。
3.如權(quán)利要求1或2所述的數(shù)字1電路，其特征在于，所述輸入緩沖控制單元包括:PMOS晶體管MP3、PMOS晶體管MP4、NMOS晶體管MN3和NMOS晶體管MN4 ； 所述PMOS晶體管MP3的柵極接反向控制信號(hào)CN，所述PMOS晶體管MP3的源極和襯底都接電源VDD，所述PMOS晶體管MP3的漏極接所述PMOS晶體管MP4的源極；所述PMOS晶體管MP4的襯底接電源VDD，所述PMOS晶體管MP4的柵極與所述NMOS晶體管MN4的柵極共接、作為所述輸入緩沖控制單元的輸入端接所述動(dòng)態(tài)電路單元，所述PMOS晶體管MP4的漏極與所述NMOS晶體管MN4的源極共接、作為所述輸入緩沖控制單元的輸出端接所述施密特電路單元，所述NMOS晶體管MN4的漏極接所述NMOS晶體管MN3的源極，所述NMOS晶體管MN4的襯底接地，所述NMOS晶體管MN3的柵極接控制信號(hào)C，所述NMOS晶體管MN3的漏極和襯底都接地。
4.如權(quán)利要求1或2所述的數(shù)字1電路，其特征在于，所述施密特電路單元包括:PM0S晶體管MP5、PMOS晶體管MP6、PMOS晶體管MP7、NMOS晶體管MN5、NMOS晶體管MN6和NMOS晶體管麗7 ； 所述PMOS晶體管MP5的柵極、PMOS晶體管MP6的柵極、NMOS晶體管MN5的柵極和NMOS晶體管MN6的柵極同時(shí)接所述輸入緩沖控制單元的輸出端，所述PMOS晶體管MP5的源極和襯底都接電源VDD，所述PMOS晶體管MP5的漏極同時(shí)接所述晶體管MP6的源極和所述PMOS晶體管MP7的源極；所述PMOS晶體管MP6的漏極接所述NMOS晶體管MN6的源極，所述PMOS晶體管MP6的襯底接電源VDD，所述NMOS晶體管MN6的漏極同時(shí)接所述NMOS晶體管MN5的源極和所述NMOS晶體管MN7的漏極，所述NMOS晶體管MN5的漏極和襯底都接地，所述PMOS晶體管MP7的柵極接所述NMOS晶體管麗7的柵極，所述PMOS晶體管MP7的襯底接電源VDD，所述PMOS晶體管MP7的漏極、所述NMOS晶體管MN6的襯底和所述NMOS晶體管MN7的襯底都接地，所述NMOS晶體管麗7的源極接電源VDD ； 所述PMOS晶體管MP6漏極與所述NMOS晶體管MN6源極的共接端、所述PMOS晶體管MP7柵極與所述NMOS晶體管MN7柵極的共接端同時(shí)為所述施密特電路單元的輸出端。
5.如權(quán)利要求3所述的數(shù)字1電路，其特征在于，所述施密特電路單元包括:PM0S晶體管MP5、PM0S晶體管MP6、PM0S晶體管MP7、NM0S晶體管MN5、NM0S晶體管MN6和NMOS晶體管麗7 ； 所述PMOS晶體管MP5的柵極、PMOS晶體管MP6的柵極、NMOS晶體管MN5的柵極和NMOS晶體管MN6的柵極同時(shí)接所述輸入緩沖控制單元的輸出端，所述PMOS晶體管MP5的源極和襯底都接電源VDD，所述PMOS晶體管MP5的漏極同時(shí)接所述晶體管MP6的源極和所述PMOS晶體管MP7的源極；所述PMOS晶體管MP6的漏極接所述NMOS晶體管MN6的源極，所述PMOS晶體管MP6的襯底接電源VDD，所述NMOS晶體管MN6的漏極同時(shí)接所述NMOS晶體管MN5的源極和所述NMOS晶體管MN7的漏極，所述NMOS晶體管MN5的漏極和襯底都接地，所述PMOS晶體管MP7的柵極接所述NMOS晶體管麗7的柵極，所述PMOS晶體管MP7的襯底接電源VDD，所述PMOS晶體管MP7的漏極、所述NMOS晶體管MN6的襯底和所述NMOS晶體管MN7的襯底都接地，所述NMOS晶體管麗7的源極接電源VDD ； 所述PMOS晶體管MP6漏極與所述NMOS晶體管MN6源極的共接端、所述PMOS晶體管MP7柵極與所述NMOS晶體管MN7柵極的共接端同時(shí)為所述施密特電路單元的輸出端。
【文檔編號(hào)】H03K19/0185GK104333366SQ201410605361
【公開日】2015年2月4日 申請(qǐng)日期:2014年10月30日 優(yōu)先權(quán)日:2014年10月30日
【發(fā)明者】胡瑞明, 吳志遠(yuǎn), 康海容, 胡偉平 申請(qǐng)人:深圳市國(guó)微電子有限公司