一種多pdn型電流模rm邏輯電路的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種多PDN型電流模RM邏輯電路，通過(guò)電壓擺幅控制電路和復(fù)合邏輯門(mén)電路組成RM邏輯電路，該RM邏輯電路實(shí)質(zhì)為一種電流模電路，復(fù)合邏輯門(mén)電路中第四NMOS管、第五NMOS管和第六NMOS管組成第一下拉網(wǎng)絡(luò)(PDN)，第九NMOS管、第十NMOS管和第十一NMOS管組成第二下拉網(wǎng)絡(luò)(PDN)，多PDN型結(jié)構(gòu)適用于實(shí)現(xiàn)復(fù)雜邏輯功能，由此實(shí)現(xiàn)多個(gè)邏輯門(mén)組成的電流模復(fù)合邏輯門(mén)電路功能；優(yōu)點(diǎn)是在不影響電路功能的情況下，采用電流模技術(shù)能有效降低電路的功耗，本發(fā)明RM邏輯電路相對(duì)于現(xiàn)有電流模及傳統(tǒng)RM邏輯電路，功耗、延時(shí)以及功耗延時(shí)積大幅度降低，經(jīng)試驗(yàn)驗(yàn)證，本發(fā)明的RM邏輯電路在SMIC130nm工藝下，具有很好的低功耗效果。
【專利說(shuō)明】-種多PDN型電流模RM邏輯電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種冊(cè)邏輯電路，尤其是涉及一種多PDN型電流模RM邏輯電路。

【背景技術(shù)】
[0002] 數(shù)字電路可以基于傳統(tǒng)布爾邏輯Traditional Boolean(TB)實(shí)現(xiàn)，也可以基于"或 /異或""與/同或"等運(yùn)算集為基礎(chǔ)的Reed-Muller(RM)邏輯來(lái)實(shí)現(xiàn)。研究表明，RM邏輯 電路在實(shí)現(xiàn)成本、系統(tǒng)可測(cè)試性、電路性能改善（例如面積、速度、功耗等）等方面較TB邏 輯更具優(yōu)勢(shì)。隨著集成電路技術(shù)的進(jìn)步，如今關(guān)于RM邏輯的研究受到了越來(lái)越多的重視， 并取得了諸多研究成果，諸如基于與/或算符的邏輯函數(shù)與基于與/異或算符的邏輯函數(shù) 之間的轉(zhuǎn)化、關(guān)于邏輯函數(shù)的RM展開(kāi)、RM函數(shù)的極性優(yōu)化、RM函數(shù)的邏輯綜合理論等。但 這些研究大多局限于算法級(jí)、邏輯級(jí)等方面，在電路級(jí)、如基于電路結(jié)構(gòu)的RM邏輯電路的 低漏功耗設(shè)計(jì)技術(shù)方面則缺乏研究。如今的集成電路設(shè)計(jì)更多的是依靠邏輯單元庫(kù)進(jìn)行設(shè) 計(jì)，然而傳統(tǒng)邏輯單元庫(kù)是面向TB邏輯的綜合和優(yōu)化而進(jìn)行設(shè)計(jì)的，并未包含經(jīng)過(guò)功耗優(yōu) 化的RM邏輯標(biāo)準(zhǔn)單元，更沒(méi)有RM邏輯復(fù)合門(mén)邏輯單元
[0003] 另一方面，由于最近幾年，隨著VLSI技術(shù)的飛速發(fā)展，便攜式電子產(chǎn)品的功能越 來(lái)越多，但功耗也隨之增大。同傳統(tǒng)結(jié)構(gòu)電路相比，電流模電路具有高速、低功耗、抗干擾能 力強(qiáng)等特點(diǎn)，特別適合在混合集成電路系統(tǒng)中應(yīng)用，而且功率與開(kāi)關(guān)頻率無(wú)關(guān)，所以在高頻 下使用能降低功耗。綜合以上信息，對(duì)于電流模RM邏輯的研究還屬于空白，從實(shí)現(xiàn)電路成 本、電路性能改善（例如面積、速度、功耗等）等方面考慮，電流模RM邏輯很有研究的意義。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種在保證電路性能的情況下，可以有效減小 電路延時(shí)、功耗和功耗延時(shí)積（PDP)的多PDN型電流模RM邏輯電路。
[0005] 本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為：一種多PDN型電流模RM邏輯電 路，包括電壓擺幅控制電路和復(fù)合邏輯門(mén)電路；
[0006] 所述的電壓擺幅控制電路包括第一 PM0S管、第二PM0S管、第一 NM0S管、第二NM0S 管、第三NM0S管和第一運(yùn)算放大器，所述的第一 PM0S管的源極、所述的第一 PM0S管的襯 底、所述的第二PM0S管的源極、所述的第二PM0S管的襯底、所述的第一 NM0S管的柵極均接 入電源，所述的第一 NM0S管的襯底、所述的第二NM0S管的襯底、所述的第三NM0S管的襯底 和所述的第三NM0S管的源極均接地，所述的第一 PM0S管的漏極、所述的第一 NM0S管的漏 極和所述的第一運(yùn)算放大器的同相輸入端相連接，所述的第二NM0S管的柵極和所述的第 一運(yùn)算放大器的反相輸入端連接且其連接端為所述的電壓擺幅控制電路的第一信號(hào)輸入 端，所述的第二PM0S管的漏極與所述的第二NM0S管的漏極連接，所述的第一 NM0S管的源 極、所述的第二NM0S管的源極和所述的第三NM0S管的漏極連接，所述的第三NM0S管的柵 極為所述的電壓擺幅控制電路的第二信號(hào)輸入端，所述的第一 PM0S管的柵極、所述的第二 PM0S管的柵極和所述的第一運(yùn)算放大器的輸出端連接且其連接端為所述的電壓擺幅控制 電路的信號(hào)輸出端；
[0007] 所述的復(fù)合邏輯門(mén)電路包括第三PM0S管、第四PM0S管、第五PM0S管、第四NM0S 管、第五NM0S管、第六NM0S管、第七NM0S管、第八NM0S管、第九NM0S管、第十NM0S管N、 第i^一 NM0S管和第十二NM0S管，所述的第三PM0S管的源極、所述的第三PM0S管的襯底、 所述的第四PM0S管的源極、所述的第四PM0S管的襯底、所述的第五PM0S管的源極、所述的 第五PM0S管的襯底均接入電源，所述的第四NM0S管的襯底、所述的第五NM0S管的襯底、所 述的第六NM0S管的襯底、所述的第七NM0S管的襯底、所述的第八NM0S管的襯底、所述的第 九NM0S管的襯底、所述的第十NM0S管的襯底、所述的第i^一 NM0S管的襯底、所述的第十二 NM0S管的襯底和所述的第十二NM0S管的源極均接地，所述的第三PM0S管的柵極、所述的第 四PM0S管的柵極和所述的第五PM0S管的柵極均與所述的電壓擺幅控制電路的信號(hào)輸出端 相連接，所述的第十二NM0S管的柵極與所述的電壓擺幅控制電路的第二信號(hào)輸入端連接， 所述的第四NM0S管的柵極和所述的第九NM0S管的柵極連接且其連接端為所述的RM邏輯 電路的第一信號(hào)輸入端，接入第一輸入信號(hào)，所述的第五NM0S管的柵極和所述的第十NM0S 管的柵極連接且其連接端為所述的RM邏輯電路的第二信號(hào)輸入端，接入第二輸入信號(hào)，所 述的第六NM0S管的柵極和所述的第十一 NM0S管的柵極連接且其連接端為所述的RM邏輯 電路的第三信號(hào)輸入端，接入第三輸入信號(hào)，所述的第四NM0S管的源極、所述的第五NM0S 管的源極和所述的第六NM0S管的漏極相連接，所述的第六NM0S管的源極、所述的第七NM0S 管的源極、所述的第八NM0S管的源極、所述的第九NM0S管的源極、所述的第十NM0S管N10 的源極、所述的第十一 NM0S管Nil的源極與所述的第十二NM0S管的漏極相連接，所述的第 七NM0S管的柵極、所述的第九NM0S管的漏極、所述的第十NM0S管的漏極、所述的第十一 NM0S管的漏極與所述的第五PM0S管的漏極相連接，所述的第四PM0S管的漏極和所述的 第八NM0S管的漏極連接且其連接端為所述的RM邏輯電路的第一信號(hào)輸出端，所述的第三 PM0S管的漏極、所述的第四NM0S管的漏極、所述的第五NM0S管的漏極、所述的第七NM0S管 的漏極和所述的第八NM0S管的柵極連接且其連接端為所述的RM邏輯電路的第二信號(hào)輸出 端。
[0008] 所述的第一 NM0S管、所述的第二NM0S管、所述的第三NM0S管、所述的第四NM0S 管、所述的第五NM0S管、所述的第六NM0S管、所述的第七NM0S管、所述的第八NM0S管、所 述的第九NM0S管、所述的第十NM0S管和所述的第i^一 NM0S管均為NM0S標(biāo)準(zhǔn)工藝下最小 溝道長(zhǎng)度的晶體管，所述的第一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的 第四PM0S管和所述的第五PM0S管的寬長(zhǎng)比〈1，所述的第三NM0S管和所述的第十二NM0S 管的寬長(zhǎng)比大于1。
[0009] 所述的第一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的第四PM0S 管和所述的第五PM0S管的寬長(zhǎng)比均為.28/. 39u，所述的第三NM0S管和所述的第十二NM0S 管的寬長(zhǎng)比均為· 52/. 13u。
[0010] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于通過(guò)電壓擺幅控制電路和復(fù)合邏輯門(mén)電路組 成RM邏輯電路，該RM邏輯電路實(shí)質(zhì)為一種電流模電路，復(fù)合邏輯門(mén)電路中第四NM0S管、 第五NM0S管和第六NM0S管組成第一下拉網(wǎng)絡(luò)（PDN)，第九NM0S管、第十NM0S管和第i^一 NM0S管組成第二下拉網(wǎng)絡(luò)（PDN)，多PDN型結(jié)構(gòu)適用于實(shí)現(xiàn)復(fù)雜邏輯功能，由此實(shí)現(xiàn)多個(gè)邏 輯門(mén)組成的電流模復(fù)合邏輯門(mén)電路功能，在不影響電路功能的情況下，采用電流模技術(shù)能 有效降低電路的功耗，本發(fā)明RM邏輯電路相對(duì)于現(xiàn)有電流模及傳統(tǒng)RM邏輯電路，功耗、延 時(shí)以及功耗延時(shí)積大幅度降低，經(jīng)試驗(yàn)驗(yàn)證，本發(fā)明的RM邏輯電路在SMIC130nm工藝下，具 有很好的低功耗效果；
[0011] 當(dāng)?shù)谝?NM0S管、第二NM0S管、第四NM0S管、第五NM0S管、第六NM0S管、第七NM0S 管、第八NM0S管、第九NM0S管、第十NM0S管和第i^一 NM0S管均為NM0S標(biāo)準(zhǔn)工藝下最小溝 道長(zhǎng)度的晶體管，第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管和第五PM0S管的 寬長(zhǎng)比均小于1時(shí)，在保證延時(shí)和輸出波形的情況下，可進(jìn)一步降低RM邏輯電路的功耗；
[0012] 當(dāng)?shù)谝?PM0S管、第二PM0S管、第三PM0S管、第四PM0S管和第五PM0S管的寬長(zhǎng)比 均為.28/. 39u，第三NM0S管和第十二NM0S管的寬長(zhǎng)比均為.52/. 13u時(shí)，RM邏輯電路的功 耗明顯下降。

【專利附圖】

【附圖說(shuō)明】
[0013] 圖1為本發(fā)明的多PDN型電流模RM邏輯電路的原理框圖；
[0014] 圖2為本發(fā)明的多PDN型電流模RM邏輯電路形成或非門(mén)和異或門(mén)組成的復(fù)合門(mén) 時(shí)的電路圖；
[0015] 圖3為圖2的符號(hào)圖；
[0016] 圖4為本發(fā)明的多PDN型電流模RM邏輯電路形成與非門(mén)和異或門(mén)組成的復(fù)合門(mén) 時(shí)的電路圖；
[0017] 圖5為圖4的符號(hào)圖；
[0018] 圖6為基于基本型電流模結(jié)構(gòu)的NOR-XOR(Basic-NX)電路單元結(jié)構(gòu)圖；
[0019] 圖7為基于級(jí)聯(lián)型電流模結(jié)構(gòu)的NOR-XOR(Cascaded-NX)電路單元結(jié)構(gòu)圖；
[0020] 圖8為基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的NOR-XOR(CCMOS-NX)電路單元結(jié)構(gòu)圖；
[0021] 圖9為基于差分串聯(lián)電壓開(kāi)關(guān)邏輯結(jié)構(gòu)的NOR-XOR(DCVSL-NX)電路單元結(jié)構(gòu)圖；
[0022] 圖10為基于傳輸管邏輯結(jié)構(gòu)的NOR-XOR(CPL-NX)電路單元結(jié)構(gòu)圖；
[0023] 圖11為基于傳輸門(mén)邏輯結(jié)構(gòu)的NOR-XOR(TG-NX)電路單元結(jié)構(gòu)圖；
[0024] 圖12為本發(fā)明的多PDN型電流模RM邏輯電路與現(xiàn)有技術(shù)的各種RM電路功耗對(duì) 比圖；
[0025] 圖13為本發(fā)明的多PDN型電流模RM邏輯電路與現(xiàn)有技術(shù)的各種RM電路延時(shí)對(duì) 比圖；
[0026] 圖14為本發(fā)明的多PDN型電流模RM邏輯電路與現(xiàn)有技術(shù)的各種RM電路功耗延 時(shí)積對(duì)比圖。

【具體實(shí)施方式】
[0027] 以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
[0028] 實(shí)施例一：如圖1和圖2所示，一種多Η)Ν型電流模RM邏輯電路，包括電壓擺幅控 制電路VSC和復(fù)合門(mén)邏輯電路，電壓擺幅控制電路VSC包括第一 PM0S管P1、第二PM0S管 P2、第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3和第一運(yùn)算放大器F1，第一 PM0S管 P1的源極、第一 PM0S管P1的襯底、第二PM0S管P2的源極、第二PM0S管P2的襯底、第一 NM0S管N1的柵極均與電源VDD相連接，第一 NM0S管N1的襯底、第二NM0S管N2的襯底、第 三NMOS管N3的襯底和第三NMOS管N3的源極均與地Vss相連接，第一 PMOS管P1的漏極、 第一 NM0S管N1的漏極和第一運(yùn)算放大器F1的同相輸入端相連接，第二NM0S管N2的柵極 和第一運(yùn)算放大器F1的反相輸入端連接且其連接端為電壓擺幅控制電路VSC的第一信號(hào) 輸入端，接入第一電壓信號(hào) '，第二PM0S管P2的漏極與第二NMOS管N2的漏極相連接，第 一 NMOS管N1的源極、第二NMOS管N2的源極和第三NMOS管N3的漏極相連接，第三NMOS 管N3的柵極為電壓擺幅控制電路VSC的第二信號(hào)輸入端，接入第二電壓信號(hào)Vrtn，第一 PMOS 管P1的柵極、第二PMOS管P2的柵極和第一運(yùn)算放大器F1的輸出端連接且其連接端為電 壓擺幅控制電路VSC的信號(hào)輸出端，輸出控制電壓信號(hào)Vrfp ;
[0029] 復(fù)合邏輯門(mén)電路包括第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第四NMOS 管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、 第十NM0S管N10、第^-一 NM0S管Nil和第十二NM0S管N12,第三PM0S管P3的源極、第三 PM0S管P3的襯底、第四PM0S管P4的源極、第四PM0S管P4的襯底、第五PM0S管P5的源極 和第五PM0S管P5的襯底均與電源V DD相連接，第四NM0S管Μ的襯底、第五NM0S管N5的 襯底、第六NM0S管N6的襯底、第七NM0S管N7的襯底、第八NM0S管N8的襯底、第九NM0S 管N9的襯底、第十NMOS管N10的襯底、第i^一 NM0S管Nil的襯底、第十二NM0S管N12的 襯底和第十二NM0S管N12的源極均與地Vss相連接，第三PM0S管P3的柵極、第四PM0S管 P4的柵極、第五PM0S管P5的柵極均與電壓擺幅控制電路VSC的信號(hào)輸出端相連接，接入 控制電壓信號(hào)，第十二NM0S管N12的柵極與電壓擺幅控制電路VSC的第二信號(hào)輸入端 相連接，接入第二電壓信號(hào)V rfn，第四NM0S管Μ的柵極和第九NM0S管N9的柵極連接且其 連接端為RM邏輯電路的第一信號(hào)輸入端，接入第一輸入邏輯信號(hào)A，第五NM0S管N5的柵 極和第十NM0S管N10的柵極連接且其連接端為RM邏輯電路的第二信號(hào)輸入端，接入第二 輸入邏輯信號(hào)B，第六NM0S管N6的柵極和第i^一 NM0S管Nil的柵極連接且其連接端為RM 邏輯電路的第三信號(hào)輸入端，接入第三輸入邏輯信號(hào)C，第四NM0S管Μ的源極、第五NM0S 管N5的源極均和第六NMOS管N6的漏極相連接，第六NMOS管N6的源極、第七NMOS管N7 的源極、第八NM0S管N8的源極、第九NM0S管N9的源極、第十NM0S管N10的源極、第i^一 NM0S管Nil的源極和第十二NM0S管N12的漏極相連接，第七NM0S管N7的柵極、第九NM0S 管N9的漏極、第十NMOS管N10的漏極、第i^一 NM0S管Nil的漏極和第五PM0S管P5的漏 極相連接，第四PM0S管P4的漏極和第八NM0S管N8的漏極連接且其連接端為RM邏輯電路 的第一輸出端，輸出第一輸出邏輯信號(hào)Y，第三PM0S管P3漏極、第四NM0S管Μ的漏極、第 五NM0S管Ν5的漏極、第七NM0S管Ν7的漏極和第八NM0S管Ν8的柵極連接且其連接端為 RM邏輯電路的第二輸出端，輸出第二輸出邏輯信號(hào)Yb。
[0030] 本實(shí)施例中，第一 NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、 第五NM0S管N5、第六NM0S管N6、第七NM0S管N7、第八NM0S管N8、第九NM0S管N9、第十 NM0S管N10和第i^一 NM0S管Nil均為NM0S標(biāo)準(zhǔn)工藝下最小溝道長(zhǎng)度的晶體管，第一 PM0S 管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5的寬長(zhǎng)比〈1，第 三NM0S管N3和第十二NM0S管N12的寬長(zhǎng)比大于1。
[0031] 本實(shí)施例中，第一 PM0S管P1/第二PM0S管P2、第三PM0S管P3、第四PM0S管P4和 第五PM0S管P5的寬長(zhǎng)比（W/L)為.28/. 39u，其中溝道寬度為0. 28u，溝道長(zhǎng)度為0. 39u，第 三NM0S管N3和第十二NM0S管N12的寬長(zhǎng)比（W/L)為.52/.13U，其中溝道寬度為0.52u， 溝道長(zhǎng)度為0. 13u。
[0032] 本實(shí)施例的多PDN型電流模RM邏輯電路的結(jié)構(gòu)框圖如圖1所示，第四NM0S管Μ、 第五NM0S管Ν5和第六NM0S管Ν6組成第一下拉網(wǎng)絡(luò)TON1，第九NM0S管Ν9、第十NM0S管 N10和第^-一 NM0S管Nil組成第二下拉網(wǎng)絡(luò)TON2,第三PM0S管P3、第四PM0S管P4和第 五PM0S管P5作為上拉電阻，第三NM0S管N3作為恒流源。第二電壓信號(hào)V, fn和控制電壓 信號(hào)是偏置電壓，控制電壓信號(hào)Vrtp使第三PM0S管P3、第四PM0S管P4和第五PM0S管 P5進(jìn)入線性區(qū)，從而確定負(fù)載值，第一輸入電壓信號(hào)V,fn控制第三NM0S管N3恒流源電流， 第二電壓信號(hào)V rfn-般通過(guò)簡(jiǎn)單電流鏡的偏置實(shí)現(xiàn)。圖1所示的多PDN型電流模RM電路 的邏輯表達(dá)式如下：

【權(quán)利要求】
1. 一種多TON型電流模RM邏輯電路，其特征在于包括電壓擺幅控制電路和復(fù)合邏輯門(mén) 電路； 所述的電壓擺幅控制電路包括第一 PMOS管、第二PMOS管、第一 NMOS管、第二NMOS管、 第三NMOS管和第一運(yùn)算放大器，所述的第一 PMOS管的源極、所述的第一 PMOS管的襯底、所 述的第二PMOS管的源極、所述的第二PMOS管的襯底、所述的第一 NMOS管的柵極均接入電 源，所述的第一 NMOS管的襯底、所述的第二NMOS管的襯底、所述的第三NMOS管的襯底和所 述的第三NMOS管的源極均接地，所述的第一 PMOS管的漏極、所述的第一 NMOS管的漏極和 所述的第一運(yùn)算放大器的同相輸入端相連接，所述的第二NMOS管的柵極和所述的第一運(yùn) 算放大器的反相輸入端連接且其連接端為所述的電壓擺幅控制電路的第一信號(hào)輸入端，所 述的第二PMOS管的漏極與所述的第二NMOS管的漏極連接，所述的第一 NMOS管的源極、所 述的第二NMOS管的源極和所述的第三NMOS管的漏極連接，所述的第三NMOS管的柵極為所 述的電壓擺幅控制電路的第二信號(hào)輸入端，所述的第一 PMOS管的柵極、所述的第二PMOS管 的柵極和所述的第一運(yùn)算放大器的輸出端連接且其連接端為所述的電壓擺幅控制電路的 信號(hào)輸出端； 所述的復(fù)合邏輯門(mén)電路包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第 五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管N、第i^一 NMOS管和第十二NMOS管，所述的第三PMOS管的源極、所述的第三PMOS管的襯底、所述的第 四PMOS管的源極、所述的第四PMOS管的襯底、所述的第五PMOS管的源極、所述的第五PMOS 管的襯底均接入電源，所述的第四NMOS管的襯底、所述的第五NMOS管的襯底、所述的第六 NMOS管的襯底、所述的第七NMOS管的襯底、所述的第八NMOS管的襯底、所述的第九NMOS管 的襯底、所述的第十NMOS管的襯底、所述的第i^一 NMOS管的襯底、所述的第十二NMOS管的 襯底和所述的第十二NMOS管的源極均接地，所述的第三PMOS管的柵極、所述的第四PMOS 管的柵極和所述的第五PMOS管的柵極均與所述的電壓擺幅控制電路的信號(hào)輸出端相連 接，所述的第十二NMOS管的柵極與所述的電壓擺幅控制電路的第二信號(hào)輸入端連接，所述 的第四NMOS管的柵極和所述的第九NMOS管的柵極連接且其連接端為所述的RM邏輯電路 的第一信號(hào)輸入端，接入第一輸入信號(hào)，所述的第五NMOS管的柵極和所述的第十NMOS管的 柵極連接且其連接端為所述的RM邏輯電路的第二信號(hào)輸入端，接入第二輸入信號(hào)，所述的 第六NMOS管的柵極和所述的第十一 NMOS管的柵極連接且其連接端為所述的RM邏輯電路 的第三信號(hào)輸入端，接入第三輸入信號(hào)，所述的第四NMOS管的源極、所述的第五NMOS管的 源極和所述的第六NMOS管的漏極相連接，所述的第六NMOS管的源極、所述的第七NMOS管 的源極、所述的第八NMOS管的源極、所述的第九NMOS管的源極、所述的第十NMOS管N10的 源極、所述的第十一 NMOS管Nil的源極與所述的第十二NMOS管的漏極相連接，所述的第七 NMOS管的柵極、所述的第九NMOS管的漏極、所述的第十NMOS管的漏極、所述的第i^一 NMOS 管的漏極與所述的第五PMOS管的漏極相連接，所述的第四PMOS管的漏極和所述的第八 NMOS管的漏極連接且其連接端為所述的RM邏輯電路的第一信號(hào)輸出端，所述的第三PMOS 管的漏極、所述的第四NMOS管的漏極、所述的第五NMOS管的漏極、所述的第七NMOS管的漏 極和所述的第八NMOS管的柵極連接且其連接端為所述的RM邏輯電路的第二信號(hào)輸出端。
2. 根據(jù)權(quán)利要求1所述的一種多PDN型電流模RM邏輯電路，其特征在于所述的第一 NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS 管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管、所 述的第十NM0S管和所述的第i^一 NMOS管均為NMOS標(biāo)準(zhǔn)工藝下最小溝道長(zhǎng)度的晶體管，所 述的第一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的第四PM0S管和所述的 第五PM0S管的寬長(zhǎng)比〈1，所述的第三NMOS管和所述的第十二NMOS管的寬長(zhǎng)比大于1。
3.根據(jù)權(quán)利要求2所述的一種多PDN型電流模RM邏輯電路，其特征在于所述的第 一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的第四PM0S管和所述的第五 PM0S管的寬長(zhǎng)比均為.28/. 39u，所述的第三NMOS管和所述的第十二NMOS管的寬長(zhǎng)比均 為· 52/. 13u。
【文檔編號(hào)】H03K19/20GK104270145SQ201410458112
【公開(kāi)日】2015年1月7日 申請(qǐng)日期:2014年9月10日 優(yōu)先權(quán)日:2014年9月10日
【發(fā)明者】胡建平, 韓承浩 申請(qǐng)人:寧波大學(xué)