混合信號電路的制作方法
【專利摘要】公開了一種混合信號電路，該電路包括：ADC單元的陣列，被配置為以時間交織方式進行操作，并且每個ADC單元可在一系列時間窗中的每個時間窗內進行操作以將模擬輸入值轉換成對應的數字輸出值，每個轉換包括子轉換操作的序列，序列的每個相繼的子轉換操作是通過在前的子轉換操作的完成來觸發(fā)的；以及控制器，其中：至少一個ADC單元可進行操作以用作報告ADC單元，并且針對一個或更多個被監(jiān)視的所述轉換中的每一個，指示子轉換操作中的特定的子轉換操作在所涉及的時間窗期間是否完成，并且控制器可操作用于考慮至少一個這樣的指示并且根據該被考慮的指示或每個被考慮的指示來控制電路。
【專利說明】混合信號電路

【技術領域】
[0001] 本發(fā)明涉及混合信號電路，更具體地涉及使用逐次逼近型寄存器（SAR)的ADC(模 擬-數字轉換器）電路。
[0002] 可認為逐次逼近轉換是由子轉換操作序列組成的轉換處理的一個示例。根據本發(fā) 明的ADC電路可具有特定用途，例如，作為在EP-A1-2211468中所公開的采樣電路中在路徑 的端部處所使用的ADC電路（子ADC單元）。

【背景技術】
[0003] 作為背景，將考慮EP-A1-2211468中公開的采樣電路的各方面。
[0004] 圖1是可應用本發(fā)明的模擬-數字電路40的示意圖。電路40包括采樣器42、作 為示例時鐘信號發(fā)生器的壓控振蕩器（VC0) 44、解復用器46、ADC組48、數字單元50和校準 單元52。
[0005] 采樣器42被配置為執(zhí)行四向或四相時間交織，以通過電流導引將輸入電流IIN分 成四個時間交織樣本流A至D。為此，VC0 44是可操作用于輸出彼此相位相差90°的四個 時鐘信號例如作為四個升余弦信號的正交VC0。例如，VC0 44可以是使得電路40能夠具有 64GS/s的總采樣率的共用16GHz的正交VC0。
[0006] 流A至D中的每一個均包括如圖1所示串聯連接在一起的解復用器（DEMUX)46和 ADC組48。采樣器42在電流模式下進行操作，并且相應地，流A至D實際上是源自（并且 一起構成）輸入電流1"的電流脈沖的四個時間交織流，每個流均具有為總采樣率的四分之 一的采樣率。繼續(xù)以總采樣率為64GS/s為示例，流A至D中的每一個可具有16GS/s采 樣率。
[0007] 關注作為示例的流A，n向解復用器46首先對電流脈沖流進行解復用。解復用器 46是電流導引解復用器，并且其執(zhí)行與采樣器42相似的功能，將流A分成n個時間交織流， 每個時間交織流具有等于總采樣率的l/4n的采樣率。解復用器46可以單個級或以一系列 級來執(zhí)行l(wèi):n解復用。例如，在n= 80的情況下，解復用器46可借助于第一 1:8級、之后 是第二1:10級來執(zhí)行1:n解復用。
[0008] 從解復用器46輸出的n個流傳遞到ADC組48中，該ADC組48包含n個ADC子單 元，每個ADC子單元可操作用于將其輸入脈沖流轉換成數字信號，例如，轉換成8位數字值。 相應地，n個數字流從ADC組48傳遞到數字單元50。在n= 80的情況下，ADC子單元的轉 換率會比總采樣率慢320(4X80)倍。
[0009] 流B、C和D類似于流A進行操作，相應地，省略重復描述。在n= 80的上述情況 下，可認為電路40包括在四個ADC組48之間劃分的320個ADC子單元。
[0010] 因而，四組n個數字流輸入到數字單元50,該數字單元50對這些流進行復用以產 生代表模擬輸入信號（電流IIN)的單個數字輸出信號。示意性地，產生單個數字輸出的該 想法可以為真，然而，在實際的實現方式中，可優(yōu)選地從ADC組并行地輸出數字輸出信號。
[0011] 校準單元52被連接以從數字單元50接收一個或多個信號，并且基于該信號確定 要施加至采樣器42、VCO44、解復用器46和ADC組48中的一個或更多個的控制信號。
[0012] 圖2是四相（S卩，多相）電流模式（電流導引）采樣器42的示意電路圖。雖然在 圖1中示出了單端輸入信號（電流IIN)，但是將理解可以采用差分輸入信號，以例如利用共 ?？垢蓴_。相應地，在電路40中實際上可以復制采樣器42和解復用器46以及ADC組48 以支持這樣的差分信令（signaling)，例如需要320個差分ADC子單元或640個單端ADC子 單元。然而，為了簡明，從圖1中省略了這樣的復制。返回到圖2,采樣器42被配置為接收 這樣的差分輸入電流信號，這里被建模為幅值隨著輸入信號變化的電流源IIN。
[0013] 由于差分信令，采樣器42實際上具有針對兩個差分輸入的兩個匹配（或對應或互 補）部54和56。相應地，在部54中存在第一組輸出流I0UTA至I0UTD，以及存在匹配的第 二組輸出流I〇UTBA至I0UTBD，其中，I0UTB是指IOUT，并且其中I〇UTA與I0UTBA成對，I0UTB與I0UTBb成對，等等。
[0014] 關注作為示例的第一部54 (因為第二部56與第一部54類似地進行操作），設置了 四個n溝道MOSFET58A至58D(即，每個流或路徑有一個），其中它們的源極端子在共同尾 (tail)節(jié)點60處連接在一起。
[0015] 上述電流源IIN連接在共同尾節(jié)點60與部56的等同的共同尾節(jié)點66之間。另一 電流源IDC 62連接在共同尾節(jié)點60與接地供應之間，并且傳送恒定DC電流IDC。四個晶體 管584至581)的柵極端子分別由從VC0 54提供的四個時鐘信號0(|至03驅動。
[0016] 如上所述，部56在結構上類似于部54,并因而包括晶體管6\至641)、共同尾節(jié)點 66和電流源IDC 68。晶體管58A至58D和64A至64D可分別稱為采樣器開關SW1至SW8。 [0017] 再次作為背景并且為了幫助理解本文中稍后所述的ADC組48的操作，現在將說明 米樣器42的操作。
[0018] 圖3在上部曲線圖中示出了時鐘信號0(|至03的示意性波形，并且在下部曲線圖 中示出了對應的輸出電流I〇UTA至I0UTD中的三個（未示出電流I0UTc)的示意性波形。
[0019] 時鐘信號至03是作為四個電壓波形從VC0 44提供的時間交織升余弦波形。 在本案中使用四個時鐘信號是由于ADC電路40的四向交織設計，但將理解的是，在另一實 施例中，針對輸入電流信號的三向或更多向劃分（split)，可以使用三個或更多個時間交織 時鐘信號。
[0020]時鐘信號至03彼此相位相差90°，以使得0。處于0°相位，處于90° 相位，e2處于180°相位，以及03處于270°相位。
[0021] 在時鐘信號e^至0 3的控制下采樣電路42的效果是：輸出電流iouta至ioutd 是四個電流脈沖串（或流），每串中的一系列脈沖具有與時鐘信號至03之一相同的周 期，并且所有四個串的脈沖以時鐘信號之一的周期的四分之一（或者以時鐘信號之一的采 樣頻率的四倍）一起彼此時間交織為有效的整個脈沖串。
[0022] 為了利于進一步說明，在圖4中以粗體突出時鐘信號0P
[0023] 時鐘信號0(|至03分別控制采樣器42中的晶體管58 4至5心的柵極。相應地，按 順序接通且然后關斷晶體管58A至58D，以使得隨著這些晶體管中的一個關斷，下一個按順 序接通，并且使得當完全接通它們中的一個時，基本上關斷其他晶體管。
[0024] 由于經由晶體管584至581)進入節(jié)點60的所有電流基本上都必須作為電流ITAtt流 出該節(jié)點，則在任何時間的電流I〇UTA至I0UTD之和必須基本上等于ITm =IDC -IIN。因此， 上述柵極控制的效果是：導引電流ITm按這些晶體管接通和關斷的順序通過晶體管58A至 58D，S卩，使得隨著這些晶體管中的一個關斷并因而開始傳送ITAtt的較少電流，下一個按順序 接通并因而開始傳送ITAa的較多電流，并且使得當它們中的一個完全接通時，其傳送基本 上全部ITAu因為其他晶體管實際上關斷。
[0025] 在圖3的下部曲線圖中示出了該效果。為了簡明，僅示出輸出電流10^\、10^3和 I〇UTD，然而，所示出的波形圖案以相似的方式繼續(xù)。為了與時鐘信號的上部曲線圖進行比 較，以粗體突出輸出電流I〇UTA的波形（對應于時鐘信號0J。
[0026] 為了理解圖3中的下部曲線圖，在波形0 ^上標示三個點70、72和74,以及在波形 I0UTA上標示對應的三個點80、82和84。
[0027] 在點70,波形0。處于其峰值，即處于VDD，并且其他時鐘信號0:至03明顯在其 峰值之下。相應地，晶體管58,完全接通，并且晶體管5心至58 1)基本上關斷。因此，在對應 的點80,電流I0UTA等于ITAtt，并且其他電流I0UTB和I0UTD (以及未示出的電流I0UTc)基 本上等于零。
[0028]在點70之前的點72,波形0。朝向其峰值升高但尚未達到其峰值。此外，在點72， 波形e3從其峰值下降。重要的是，在點72,時鐘信號03和0。具有相等的值。因此，晶 體管58D和58A以彼此相同的程度接通，因為它們的源極端子連接在一起。在點72,時鐘信 號0 1和02也彼此相等并且足夠低以確保晶體管58])和58。關斷。因而，在該時間點，電流 工!^的一半流過晶體管58D，而其另一半流過晶體管58A，如點82所表明的，以使得I0UTD = I0UTa= (Itail)/2。
[0029] 點74等同于點72,除了在該點是晶體管58A和58B都接通外。因此，在對應的點 84,I0UTA =I0UTB = (I胤)/2。
[0030] 如圖4中所表明的，隨著iTAtt變化，沿著各條路徑導引的電流脈沖的大小也變化。 然而，脈沖的形狀仍由如圖3中的時鐘信號限定。
[0031] 圖5是用于理解導向ADC組48的解復用器46的結構和操作的ADC電路40的部 分的示意電路圖。
[0032] 為了簡明，僅示出了采樣器電路42的一部分。即，僅示出"正（plus)"部54,并且 省略了該"正"部54的元件以避免使圖5過于復雜。
[0033] 關于解復用器46,僅示出針對輸出I0UTA的解復用電路46。也為其他七個輸出 I0UTB至I0UTD以及I0UTBA至I0UTBD提供類似電路。
[0034] 如圖5所示，本實施例中的解復用器46由兩個級（S卩，級46A和級46B)構成。第 一級46A執(zhí)行1:N解復用，第二級46B執(zhí)行1:M解復用。
[0035] 級46A和46B通常具有與采樣電路42的采樣開關110的陣列相同的結構。即，每級 均包括源極端子一起連接在共同尾節(jié)點處的多個晶體管（在這種情況下，n溝道M0SFET)。
[0036] 根據采樣電路42的上述描述，以及僅考慮作為示例的"正"部54,將理解的是，電 路將輸入電流IIN(或ITm)劃分成X個時間交織脈沖串，其中，在本實施例中X= 4。在本 實施例中，在輸出I〇UTA至I0UTD提供這些脈沖串。因而，可以認為采樣電路42執(zhí)行1:X解 復用功能。以相同的方式，級46A可進一步對來自采樣器42的每個輸出進行1 :N解復用， 并且級46B還可以進一步對級46A的每個輸出進行1:M解復用。
[0037] 在圖5中僅示出一條完整的解復用路徑。即，對輸入電流IIN進行解復用以提供 x(在本情況下X= 4)個輸出然后，級46A對這些輸出中的每一個進行1:N解復用，然而，這在圖5中僅關于最左邊的輸出IOUTA而示出。結果，來自該示出的級46A的 輸出是輸出。然后，級46B對（用于所有級46A的）這些輸出中的每一 個進行1:M解復用，然而這在圖17中僅關于最左邊的輸出10瓜_再次示出。結果，來自該 示出的級46B的輸出是輸出IOUTA_至IOUT^^。其他級46B產生對應的輸出。
[0038] 采樣電路42和解復用器46 -起執(zhí)行1:Z解復用功能，其中Z=XXNXM。在本示 例中，X= 4,N= 8以及M= 10。因而，本示例執(zhí)行1:320解復用（與以上的較早描述一 致），這導致在"正"側54的320個輸出以及在"負（minus) "側56的對應的320個輸出。
[0039] 返回看圖1，來自解復用器46的輸出信號傳遞到ADC組48。ADC組48用于產生與 向其輸入的各個電流脈沖的面積相對應的數字值。
[0040] 圖6是用于理解ADC組48的操作原理的示意圖。為了簡明，僅示出解復用器46 的一個輸出I0UTaki2(i，結果，所示出的ADC電路48僅表示該特定輸出所需的ADC電路（ADC 單元）。可為解復用器46的所有輸出提供類似的ADC電路48。
[0041] ADC電路48通常采用電容150的形式。如圖6所示，電容150的值可以是可變的， 以使得在校準期間或者在初始設定階段可以調整（trim)其值。一般來說，采用電容150 將電流脈沖從輸出I〇UTA1(l2(l轉換成電壓值VOTT。即，每個脈沖均將電容150充電達到與所 涉及的脈沖的面積成比例的電壓。這是因為每個電流脈沖中的電荷量由其面積限定（Q= /Idt)，并且因為電容150兩端的電壓由電荷量Q和電容值C來限定（V=Q/C)。
[0042] 在電容150兩端保持針對特定脈沖的電壓VQUT，直到重置開關152重置電路48為 止。在針對特定脈沖的電壓VOTT被保持時，例如使用采用逐次逼近型寄存器（SAR)的ADC電 路來將該模擬輸出值轉換為數字輸出值。在差分電路的情況下，如在本實施例中一樣，每個 將具有其互補的VOTT，并且該對可一起施加至差分比較器以使得輸出針對該對的單個數 子輸出。
[0043] 該操作模式的優(yōu)點在于，即使在解復用器46內經歷了延遲，每個脈沖內的電荷即 使在稍長的周期內仍將使其為相關輸出。在該情況下，根據脈沖產生的電壓VOTT保持不受 影響。為了說明這一點，在圖6中不出了相同電流脈沖的兩個不例154和156。第一脈沖 154表示經歷了最小延遲的情況。第二脈沖156表示例如由于電路中的跟蹤電容（track capacitance)而經歷了一定延遲/擴展的情況。結果，與脈沖154相比，脈沖156在時間上 伸展。重要的是，兩個脈沖154和156的面積基本上相同，因而，輸出電壓V〇UT對于兩者會 是相同的。
[0044] 圖7是用于理解圖6中的電路48的每個子ADC單元內的SAR-ADC(逐次逼近型寄 存器-模數轉換）電路的可能應用的示意圖。這樣的電路可以具有如下形式的子轉換操 作（階段/步驟）的循環(huán)：重置⑵、采樣⑶、1、2、3、4、5、6、7和8，如圖7所示。在每個采 樣子轉換操作中，可將所涉及的電流脈沖轉換成輸出電壓VOTT，并且隨后可通過接著的8個 SAR子轉換操作將該電壓VOTT轉變成8位數字值。然后,接下來的重置子轉換操作為電路準 備下一個電流脈沖。
[0045] 為了更全面理解EP-A1-2211468中所公開的ADC電路，可參照分別對應于當前的 圖 1 至圖 7 的圖 9、10、12、13、17、19 和 20。
[0046] 圖8呈現了圖1和圖6的電路可采用的示例SARADC電路，即作為ADC組48的子 ADC單元的一部分。主要元件是獲取圖6的的S/H電路170、電壓比較器180、內部DAC190和SAR200。比較器180將所保持的VQUT與內部DAC190的輸出進行比較，并且將比較 的結果輸出到SAR200。SAR200被設計為將與VQUT近似的數字碼提供至內部DAC190。DAC 190基于從SAR200輸入的數字碼來向比較器提供模擬電壓。
[0047] 對SAR200進行初始化以使得其MSB等于數字1 (其他位是數字0)。然后，將該 碼輸入到DAC190,該DAC190的輸出模擬電壓被提供到比較器180。如果該模擬電壓大于 VOTT，則比較器180使得SAR200重置該位；否則，該位保持為1。然后，下一位被設置為1， 并且接下來是相同的過程（子轉換操作），繼續(xù)該二進制搜索（binarysearch)直到已測試 SAR200中的每個位（這些"測試"分別對應于圖7中的子轉換操作1至8)。從SAR200輸 出的最終的數字碼是采樣電壓VOTT的數字近似并且最終在轉換完成時輸出。
[0048] 通常，如圖9A所表示的，這樣的SARADC電路在同步模式下進行操作。也就是說， 階段、步驟或子轉換操作（R、S、1、2、3、4、5、6、7、8)與時鐘信號同步地開始和結束。然而， 這可能導致取決于模擬輸入VIN的某些步驟中的問題。例如，每個步驟（子轉換操作）1至 8可包括其自身的子處理，其中DAC190的輸出穩(wěn)定（settle)，比較器180重置并且比較器 180作出其判定。如圖9A所示，在一些情況下，子轉換操作之一（例如，編號5)可能生成 錯誤結果，例如因為比較器輸入電壓非常?。ɡ?，遠遠小于1LSB)并且因此在該步驟中沒 有足夠的時間來令人滿意地完全完成其子處理。這一般僅可以在每次轉換的一個轉換步驟 (子轉換操作）中發(fā)生，這是由于輸入電壓僅可以非常接近一個可能數字值。因而，對于所 有的其他子轉換操作，電壓差必須至少是1LSB，因此這些其他子轉換操作（步驟）可能具有 執(zhí)行其子處理可利用的太多的時間。
[0049] 顯而易見的是，產生錯誤的子轉換操作越重要，ADC電路的最終結果（數字碼）的 誤差就越大。然而，如果供應電壓被設置得高到足以使所有裝置具有足夠時間在所有條件 下完成，則大多數裝置將具有比耗費功率所需的電壓更高的電壓。


【發(fā)明內容】

[0050] 期望解決上述問題中的一個或更多個。
[0051] 本發(fā)明的各方面由所附獨立權利要求來定義。具體實施例由從屬權利要求來定 義。
[0052] 根據本發(fā)明的第一方面，提供了一種混合信號電路，包括：ADC單元的陣列，被配 置為以時間交織方式進行操作，并且每個ADC單元可在一系列時間窗中的每個時間窗內進 行操作以將模擬輸入值轉換成對應的數字輸出值，每個轉換包括（異步）子轉換操作的序 列，序列的每個相繼的子轉換操作是通過在前的子轉換操作的完成來觸發(fā)的；以及控制器， 其中：至少一個ADC單元可進行操作以用作報告ADC單元，并且針對一個或更多個被監(jiān)視的 所述轉換中的每一個，指示所述子轉換操作的特定的子轉換操作在所涉及的時間窗期間是 否（至少在給定的程度上）完成，并且控制器可進行操作以考慮至少一個這樣的指示并且 根據該被考慮的指示或每個被考慮的指示來控制電路。
[0053] 控制器可進行操作以控制電路，以使功耗和/或操作速度和/或轉換準確度的值 接近（toward)期望值或為期望值。這可基于每個ADC單元或者每組ADC單元來進行?？?制器可平衡對于低功耗、高操作速度和高轉換準確度的期望?？刂破髂軌虮慌渲脼榭杀慌?置為實現特定的或給定的這樣的期望平衡。
[0054] 這樣的電路被認為是有利的，這是由于可以根據其操作性能來控制其操作，例如 使其操作性能接近期望性能。這樣的控制可關注電路的功耗，并且使得能夠控制該性能以 使當前功耗接近期望消耗，例如在閾值功耗以下。這樣的控制可關注轉換準確度，并且使得 能夠控制該性能以使當前轉換準確度接近期望準確度?？煽紤]這樣的因素的組合以例如平 衡不同要求并且使得能夠實現可接受的功耗和轉換準確度。
[0055] 這樣的混合信號電路可用在集成電路中，并且可處理不同類型的信號，即數字信 號和模擬信號。這樣的電路可以是模擬-數字轉換器的一部分或全部。ADC單元的陣列可按 一定順序布置，并且例如被組織成子組或子陣列。時間交織操作可允許ADC單元例如以并 行但時間交錯方式進行操作，其中陣列的每個相繼ADC單元的操作相對于陣列的在前ADC 單元的那些操作延遲了系統(tǒng)時鐘信號的一個或更多個時鐘循環(huán)。雖然連續(xù)的窗之間也可存 在間隙，但是以每個ADC單元的一系列時間窗的每個相繼窗當在前窗結束時立即開始的意 義，每個ADC單元的一系列時間窗可以是連續(xù)的。陣列的每個連續(xù)ADC單元的一系列時間 窗可相對于陣列的在前ADC單元的一系列時間窗延遲。時間窗可全部具有相同長度。每個 模擬值可以是接收到的電荷包中的電壓大小或電荷量。輸出數字值可全部具有相同格式， 例如它們可全部為4位、6位、8位或16位值（或者由任何其他的整數個位值構成）。
[0056] 序列的每個相繼子轉換操作可通過在前子轉換操作的完成來觸發(fā)，以使得那些子 轉換操作以異步方式依次地進行，即獨立于可觸發(fā)序列的第一子轉換操作（第一數個子操 作）的系統(tǒng)時鐘信號，以及/或者定義時間窗。時間窗可以是與這樣的時鐘信號同步。
[0057] 以ADC單元輸出指示特定的子轉換操作在所涉及的時間窗口期間是否完成的信 號的意義，ADC單元可以是報告ADC單元。如果特定的子轉換操作在所涉及的時間窗期間 完成，則這樣的輸出信號可以具有一個值，而如果不是，則具有另一個值。如果子轉換操作 (至少在給定程度上）已成功結束，例如，如果子轉換操作的所有組成操作成功結束，則可 認為完成子轉換操作。例如，混合電路可被配置為在其時間窗中的每個時間窗的結尾處重 置每個ADC單元，以使得尚未成功結束的任意子轉換操作未成功結束。
[0058] 以將指示當作控制處理或判定的因素（例如當作判定混合信號電路（具體地，ADC 單元的陣列）的操作性能是否滿足目標性能的因素）的意義，控制器可考慮指示。以當執(zhí) 行這樣的控制時分析指示或者將指示納入考慮的意義，控制器可考慮指示。
[0059] 時間窗可全部具有相同長度，S卩，對于所有ADC單元和所有轉換，由對陣列所共同 的時鐘信號可選地確定。這可在整體上簡化電路的控制。
[0060] ADC單元的時間窗可彼此同步。各自ADC單元的一系列時間窗可以是時間交織的， 艮P，使得它們在一定程度上在時間上重疊并且因而至少部分地并行操作。
[0061] 陣列中的ADC單元可被組織成對應于其時間交織操作的順序。各自ADC單元的一 系列時間窗因而可根據時間交織操作按順序一個系列接一個系列地在時間上偏移或偏離。
[0062] ADC單元的一些或全部可用作報告ADC單元?？刂破骺蛇M行操作以可選地通過動 態(tài)方式配置哪些ADC單元用作報告ADC單元。例如，ADC單元可僅在某段時間用作報告ADC 單元。控制器可例如在進行下去（ongoing)的基礎上選擇哪些ADC單元為報告單元，例如 識別陣列中的需要監(jiān)視的部分以及將來自那些部分的ADC單元選擇為報告ADC單元?？蛇x 地，所有ADC單元可同時用作報告ADC單元，即對于混合信號電路的正常操作。
[0063] -些或全部轉換可以是被監(jiān)視的轉換。例如，報告ADC單元可對其轉換的全部或 僅其中的部分進行監(jiān)視和報告?？刂破骺蛇M行操作以可選地通過動態(tài)方式配置哪些轉換是 被監(jiān)視的轉換。
[0064] 一些或全部指示可以是被考慮的指示。例如，控制器可當控制混合信號電路的操 作時將其接收的指示中的一些或全部納入考慮。控制器可按組考慮接收到的指示或者將接 收到的指示認為是在給定的時間或操作時段內接收到的指示。例如，控制器可考慮在陣列 的ADC單元均執(zhí)行相同次數的轉換的時間段內接收到的指示。控制器可進行操作以可選地 通過動態(tài)方式配置哪些指示是被考慮的指示。
[0065] 控制器可進行操作以考慮在特定時間段內所提供的一組指示，并且基于被考慮的 這組指示來執(zhí)行控制。這樣的組可包括針對每個報告ADC單元的給定次數的轉換（例如， 接連轉換）的指示。特定時間段可包括時間交織的時間窗的陣列，該時間交織的時間窗的 陣列包括ADC單元的陣列中的每個ADC單元的給定數量的時間窗。給定的數量可以是任意 正整數。
[0066] 控制器可進行操作以考慮一組ADC單元提供的一組指示，并且基于被考慮的該組 指示來執(zhí)行控制。該組ADC單元可以是ADC單元陣列中的子集或子陣列。例如，如果ADC 單元以多行或列布置，則行或列（例如，組（bank))可構成這樣的組。
[0067] 控制器可進行操作以進行考慮并且至少或僅在控制時段期間進行控制。即，控制 器不需要所有時間都執(zhí)行其控制，并且可停止這樣的控制以節(jié)省功率/控制負擔。例如，控 制器可在少于10%或甚至1%的時間內執(zhí)行其控制。控制器可進行操作以配置控制時段何 時出現，例如當遠離電路的性能時更頻繁或更長時間地執(zhí)行控制，或者趨于較快遠離目標 性能。
[0068] 控制器可進行操作以配置每個子轉換操作序列的哪個子轉換操作是特定的子轉 換操作。例如，控制器可將每個序列的倒數第二的子轉換操作配置為最后的子轉換操作，使 得電路的控制可確?；蛟黾又辽倜總€序列的除了最后的一個子轉換操作外的子轉換操作 完成的機會。電路可被配置成使得每個序列的最后或倒數第二（或任一個更早的）子轉換 操作是特定的子轉換操作。
[0069] 控制器可進行操作以配置例如相對于數字輸出值中所期望的位數在序列中有多 少子轉換操作。例如，如果每個序列的最后的子轉換操作是特定的子轉換操作，則控制器可 將序列配置成使得存在比創(chuàng)建所涉及的數字輸出值所需的子轉換操作多一個（或另一數 量）子轉換操作。然后，電路的控制可確?；蛟黾又辽賱?chuàng)建所涉及的數字輸出值所需的子 轉換操作完成的機會。
[0070] 報告ADC單元可進行操作以通過當被監(jiān)視的轉換的子轉換操作中的特定的子轉 換操作在所涉及的時間窗期間完成時輸出轉換完成信號，來執(zhí)行這樣的指示。這樣的信號 可以是數字或模擬信號?？刂破骺杀贿B接以接收這樣的信號，或者接收作為這樣的信號的 數學組合（例如，總和）或邏輯組合（例如，與（AND)、與非（NAND)、或（0R)、異或（N0R))的 信號。
[0071] 報告ADC單元可進行操作以通過輸出所述數字輸出值來執(zhí)行這樣的指示，該控制 器可進行操作以通過分析一些或全部這樣的數字輸出值來控制電路。例如，控制器可進行 操作以對所涉及的數字輸出值執(zhí)行頻域分析。控制器可進行操作以對所涉及的數字輸出值 執(zhí)行SNR(信噪比）分析。
[0072] 控制器可進行操作用于通過控制分別向陣列中的一個或更多個ADC單元和/或共 同向陣列中的一些或全部ADC單元提供的供應電壓的大小，來控制電路。這樣的控制可包 括增大、減小或保持所涉及的供應電壓。例如，可增大供應電壓以增大所涉及的ADC單元的 操作速度，或者減小供應電壓以減小所涉及的ADC單元的操作速度并節(jié)省功率。
[0073] 控制器可進行操作以通過控制向陣列的一個或更多個ADC單元的場效應晶體管 供給的體電壓的大小，來控制電路。這樣的控制可包括增大、減小或保持所涉及的體電壓。 例如，可減小體電壓（例如，體源電壓）以增大所涉及的ADC單元的操作速度，或者增大體 電壓（例如，體源電壓）以減小所涉及的ADC單元的操作速度。這可以是對NM0S體電壓的 適當控制，其中相反情況是針對PM0S體電壓而這樣做?？烧{整NM0S體電壓以使得增大體 源電壓使速度減小，并且減小體源電壓使速度增大。
[0074] -種可能性是僅僅或至少通過調整體電壓來降低功率（例如，漏電流）。例如，供 應電壓可保持固定，同時調整體電壓以減小操作速度并節(jié)省功率。如果減小體源電壓以增 大操作速度，則可以減小供應電壓（有效地抑制速度增大到一定程度）并節(jié)省功率。
[0075] 控制器可操作用于基于考慮的指示來控制電路以易于使得將來的這樣的指示指 示已實現目標性能。即，使用當前指示來控制將來的操作，可在發(fā)展（例如，具有反饋的控 制環(huán)）的基礎上來執(zhí)行這樣的控制。
[0076]目標性能可包括陣列中的一個或更多個ADC單元消耗的目標功率量以及/或者指 示特定子轉換操作在所涉及的時間窗內已完成的被考慮的指示的目標比例。例如，控制器 可進行操作以減小供應電壓以盡可能地節(jié)省功率、同時仍確保足夠數量的報告ADC單元充 分持續(xù)地或經常發(fā)布指示。例如，控制器可進行操作以減小供應電壓以盡可能節(jié)省功率、同 時仍確保所有ADC單元充分持續(xù)地或經常完成其轉換。閾值可用于決定是否充分持續(xù)地或 經常發(fā)布指示。
[0077] 控制器可進行操作以至少關于提供了被考慮的指示的ADC單元來執(zhí)行其控制。例 如，即使僅一些ADC單元是報告ADC單元，控制器也可關于所有ADC單元執(zhí)行其控制?？刂?器可關于（例如，僅）非報告ADC單元執(zhí)行其控制。
[0078] 控制器可進行操作以配置每個序列的最后的子轉換操作是否對各個數字輸出值 作出貢獻。例如，如果8位數字值是期望的從而每個序列需要8個子轉換操作，則所述序列 可仍然具有9個子轉換操作?？刂破髟谶@樣的情況下可將ADC單元配置成使得每個序列的 最后的子轉換操作對各個數字輸出值未作出貢獻?；旌闲盘栯娐房杀慌渲贸墒沟妹總€序列 的最后的子轉換操作對各個數字輸出值未作出貢獻。
[0079] 系列中的一些或全部子轉換操作可生成所涉及的數字輸出值的對應位值。子轉換 操作可以是逐次逼近操作。該ADC單元或每個ADC單元可以是異步ADC單元。ADC單元的 陣列可至少包括8個、16個、32個、64個或128個ADC單元。
[0080] 根據本發(fā)明的第二方面，提供了混合信號電路，包括：（可選異步）ADC單元，可在 一系列時間窗中的每個時間窗內進行操作以將輸入模擬值轉換成n位數字值，每個轉換包 括n個子轉換處理的序列，其中序列中的每個相繼處理是通過在前處理來觸發(fā)，并且可進 行操作以每次序列中的給定的處理在所涉及的時間窗期間完成時輸出轉換完成信號；以及 控制器，被連接以接收轉換完成信號并且可進行操作以根據所接收的轉換完成信號來控制 電路的操作。
[0081] 控制器可進行操作以根據在每個所述時間窗內是否接收到轉換完成信號來控制 電路的操作。該電路可包括多個這樣的ADC單元，其中控制器被連接以從多個ADC單元接 收轉換完成信號。控制器可進行操作以針對（每個）ADC單元、根據在每個所述時間窗內是 否接收到轉換完成信號來控制電路的操作。
[0082] 根據本發(fā)明的第三方面，提供了一種混合信號電路，包括：ADC單元，可在一系列 時間窗中的每個時間窗內進行操作以將模擬輸入值轉換成對應的數字輸出值，每個轉換包 括子轉換操作序列，每個相繼子轉換操作是通過在前子轉換操作的完成來觸發(fā)的；以及控 制器，其中：ADC單元可進行操作以針對一個或更多個被觀察的所述轉換來指示特定的子 轉換處理在所涉及的時間窗期間是否完成；并且控制器可進行操作以根據這樣的指示控制 電路。
[0083] 根據本發(fā)明的第四方面，提供了一種混合信號電路，包括：多個ADC單元，每一個 均可進行操作以將模擬輸入值轉換成相應的數字輸出值，每個轉換包括逐次逼近操作（每 個這樣的操作生成所涉及的數字輸出值的對應位值）的序列；以及控制單元；其中：至少一 個ADC單元可進行操作以當已完成給定數量的轉換的所述逐次逼近操作時輸出完成信號； 并且控制單元可進行操作以根據至少一個所述完成信號來控制系統(tǒng)。
[0084] 根據本發(fā)明的第五方面，提供了一種混合信號電路，包括：ADC單元，可進行操作 以將模擬輸入值轉換成相應的數字輸出值，每個轉換包括逐次逼近子轉換操作的序列，每 個子轉換操作生成所涉及的數字輸出值的對應位值；以及控制單元，其中：ADC單元可進行 操作以針對每個轉換指示其性能；并且控制單元可進行操作以根據所述指示來控制電路。
[0085] ADC單元可以是操作與時鐘信號同步的同步ADC單元，并且ADC單元可進行操作以 針對每個轉換指示子轉換操作是否完全完成；并且控制單元可進行操作以根據所述指示控 制電路。更優(yōu)選地，ADC單元可以是操作與時鐘信號同步的異步ADC單元，原因僅在于這些 操作中的頭一個或更多個這樣同步。隨后的這樣的操作可獨立于時鐘信號而被依次觸發(fā)。 [0086] 根據本發(fā)明的第六方面，提供了一種模擬-數字轉換器，包括根據本發(fā)明的上述 混合信號電路方面中的任一方面的混合信號電路。
[0087] 根據本發(fā)明的第七方面，提供了一種集成電路或1C芯片，包括根據本發(fā)明的上 述混合信號電路方面中的任一方面的混合信號電路或者根據本發(fā)明的上述第六方面的模 擬-數字轉換器。
[0088] 本發(fā)明的其他方面包括范圍分別與本發(fā)明的上述混合信號電路方面相對應的方 法方面（控制混合信號電路的方面）。與上述設備（電路）方面相關的可選特征同樣適用 于方法方面。

【專利附圖】

【附圖說明】
[0089] 現在將作為示例參考附圖，在附圖中：
[0090] 如上所述，圖1是可應用本發(fā)明的模擬-數字電路的示意圖；
[0091] 如上所述，圖2是圖1的四相電流模式采樣器的示意電路圖；
[0092] 如上所述，圖3示出圖2的時鐘信號0 ^至0 3的示意波形以及對應的輸出電流 I0UTA至I0UTD中的三個的示意波形；
[0093] 如上所述，圖4示出指示輸出電流I0UTA至I0UTD可以如何隨著變化的iTAtt而變化 的示意波形；
[0094] 如上所述，圖5是用于理解其解復用器的結構和操作的圖1的電路的部分的示意 電路圖；
[0095] 如上所述，圖6是用于理解圖1的ADC組的ADC單元的操作原理的示意圖；
[0096] 如上所述，圖7是用于理解圖6的每個子ADC單元內的SAR-ADC電路的可能應用 的不意圖；
[0097] 如上所述，圖8是圖1和圖6的電路可采用作為子ADC單元的部分的示例SARADC 電路的不意圖；
[0098] 如上所述，圖9A是與圖8的SARADC電路的操作的同步模式相關的示意圖；
[0099] 圖9B是用于理解操作的異步模式的示意圖；
[0100] 圖9C是被配置為在異步模式下進行操作的示例SARADC電路的示意圖；
[0101] 圖10是表明表示如何減小ADC分辨率（8b至6b)使每個子轉換操作可利用的時 間量增加并且因而可允許VDD和功耗的降低的表格；
[0102] 圖11是實現本發(fā)明的混合信號電路的示意圖；
[0103] 圖12是用于理解圖11的ADC單元陣列的時間交織操作的示意圖；
[0104] 圖13是可構成圖11的混合信號電路的一部分的電路的示意圖；以及
[0105] 圖14是可構成圖11的混合信號電路的一部分的另一電路的示意圖。

【具體實施方式】
[0106] 一種解決圖9A的方法所帶來的問題的可能方式是以異步模式操作ADC電路，其 中，一個接一個地執(zhí)行子轉換操作（步驟）1至8,但僅當在前操作完成時繼續(xù)進行。因而， 整個轉換處理由順序的子操作構成并且針對每個總體操作和每個子操作（除了例如重置 和采樣外）而獨立地計時。這具有完成的每個子轉換操作應當無錯誤地完成的優(yōu)點，但具 有整個轉換完成的點可變化的缺點。
[0107] 例如，如圖9B中所指示的，ADC電路可被配置為當每個子轉換操作完成時或者僅 當諸如最后的子轉換操作的特定子轉換操作完成時發(fā)布轉換完成（CC)信號。此外，可在8 個子轉換操作（如圖9A中）可利用的時間內接收最后的轉換完成（CC)信號，或者（即，完 全）沒有接收。實際上，總體結果通常比同步轉換快，因為大多數異步轉換更快（沒有浪費 時間），并且通常在二進制搜索中可以僅存在一個"慢"循環(huán)，因為僅可以使用每個DAC碼一 次，并且唯一的一個碼可以非常接近輸入電壓。然而，如果供應電壓被設置為足夠高以使得 所有裝置具有足夠時間來在所有條件下完成，則大多數裝置將具有比耗費功率所需的電壓 更高的電壓。
[0108] 圖9C呈現與圖8中的電路相對應的電路，其適用于在根據圖9C的異步模式下進 行操作。主要差別在于由比較器180向邏輯210輸出"判定完成"以確定何時可執(zhí)行下一 子轉換操作（步驟）。當然，邏輯210可控制電路的其他元件。此外，當最后的子轉換操作 完成時，發(fā)布或提供轉換完成（CC)信號。
[0109] 針對該背景，并且作為介紹，如下概括本發(fā)明采用的技術（上述異步模式的給定 使用）。在記住圖1至圖8的電路的情況下描述這些技術，僅作為示例，其中存在基于從電 路中的上游接收到的時間交織脈沖（例如，參見圖7)以時間交織方式進行操作的（如在ADC組48中的）子ADC單元的陣列。為了簡明，本文中將這樣的子ADC單元或電路簡稱為 ADC單元，每一個在如圖9C中一樣的異步模式下進行操作。此外，為了便于理解，在以下說 明中將重復使用圖1中所使用的附圖標記。
[0110] 第一種技術是使用來自圖1的電路的所有子ADC單元的轉換完成（CC)信號（當 諸如最后的子轉換操作的特定子轉換操作完成時被發(fā)布），以控制VDD (和/或體偏壓以調 整VTH)從而降低功耗。這里，這將為模擬電路提供ASV(自適應供應電壓）功能。
[0111] 要控制的VDD可以是芯片上系統(tǒng)VDD，這會影響采樣電路42以及解復用器46和ADC 單元48。然而，優(yōu)選的是僅針對ADC單元48的陣列控制VDD，因為這是需要速度以及消耗大 多數功率的情況。另外，可能不期望改變整個系統(tǒng)VDD以影響采樣電路42的采樣時間，因為 這可能將噪聲或失真添加到整個ADC40的輸出中。
[0112] ADC單元將隨著更高的供應電壓（VDD)更快地進行操作，而相反地隨著更低的供應 電壓更慢地進行操作。這里的一般構思是檢驗來自全部（或一些）ADC單元的CC信號，并 且減小VDD，直到它們中的一個或更多個開始表明不存在CC信號，從而指示它們在可利用的 時間內沒有完成其N位轉換。例如，來自全部（或一些）ADC單元的CC信號可以經由鎖存 器（以收集以另外的方式時間交織的信號）和與非門（NANDgate)供給至控制器，使得控 制器接收是否丟失任意CC信號的信號。
[0113] 在根據圖1的本電路中，（由子轉換操作構成的）整個轉換所利用的時間（時間 窗）根據系統(tǒng)時鐘信號來設置，例如，如從圖9A顯而易見，并且因而對于如在圖9B和圖9C 中所操作的這樣的異步ADC單元而言是相同的。
[0114] 因而，如果特定的ADC單元通常完成其轉換并較早地發(fā)布其CC信號，則可認為該 單元是"快"單元并且存在減小其VDD以節(jié)省功率（并且減慢其操作直到其使用更多其可利 用的時間窗為止）的可能。
[0115] 相反，如果特定的ADC單元是"慢"單元，則其通常會（在沒有固定時間窗的情況 下）較晚地完成其轉換，并且較晚地發(fā)布其CC信號。假設固定時間窗，則這樣的"慢"ADC 單元通常會完成其轉換并且非常接近時間窗的結尾發(fā)布其CC信號，或者沒有完成其轉換 并因此沒有開始發(fā)布其CC信號（在該情況下，不是所有的子轉換操作都已完成并且其輸出 數字值因而會具有LSB的誤差，或者在更糟的情況下，不止一個LSB)。即，時間窗可被配置 為一個接一個地連續(xù)地運行，使得即使"慢"ADC單元到特定窗的結尾處尚未完成其子轉換 操作，該ADC單元也不會重置且配置用于下一轉換。對于這樣的"慢"單元，存在如下可能： 增大其VDD，并且加速其操作，直到其通常完成其轉換并且在可利用的時間窗內發(fā)布其CC信 號為止。
[0116] 因而，可以升高VDD以減少缺失CC信號的ADC單元的數量，或者降低VDD以增大該 數量。偶爾的LSB誤差可能對整個ADC40的SNR影響很小或沒有影響，以使得可容許偶然 的缺失CC信號以便（通過降低VDD)實現功耗節(jié)省。從以上描述顯而易見的是，可以基于每 個ADC單元或者針對共同的ADC單元的群（例如組）（當然，包括陣列的子群或整個陣列） 來控制/調整VDD。此外，可基于每個ADC單元或針對共同的ADC單元的群（當然，包括陣 列的子群或整個陣列）來（利用或不利用VDD控制）控制/調整ADC單元中的晶體管（場 效應晶體管）的體電壓。體電壓調整控制對應晶體管的閾值電壓VTH，并因而控制其操作速 度。
[0117] 考慮到采用本技術的ADC電路40可被實現為1C芯片上的集成電路，這樣的技術 使得VDD能夠按每個芯片可變化，并且例如，考慮處理和/或溫度變化。還可以在ADC電路 40的操作期間無中斷地完成CC監(jiān)視和VDD上/下調整，以例如補償溫度改變或老化。
[0118] 第二種技術是通過較早停止轉換處理來減小ADC分辨率。例如，8bADC可以7b或 6b分辨率運行，這僅給出小的SNR降低。然而，以該方式，會需要完成甚至更少的子轉換操 作（即，可以關于比最后的子轉換操作更早的子轉換操作發(fā)布CC信號），從而允許使用甚至 更低的VDD。
[0119] 例如，參見圖10,圖10表示如何減小分辨率（8b至6b)使每個子轉換操作可利用 的時間量增大（250皮秒至333皮秒）。結果，假設電路可較慢地操作并且仍執(zhí)行在可利用 的時間內需要的轉換次數，則可減小供應電壓VDD(0. 8伏特到0. 7伏特）。這表明相應地可 顯著降低（僅由可相對于彼此比較的值P表示的）功耗（5. 12至2. 94)。此外，這使得能夠 實現每個芯片、每個應用（即，每個用戶）控制。
[0120] 順便提及，在圖9B中注意到（參照圖9A)，這是異步運行的子轉換操作1至8(即， 實際的逐次逼近操作）。即，同步地運行重置和采樣操作，并且相應地可理解本公開。也就 是說，可通過控制（例如VDD和/或體電壓）變得更快或更慢的子轉換操作是實際的逐次逼 近操作。因此，例如在圖10中，假設那些操作聯合可利用的時間為2ns，則平均持續(xù)時間是 逐次逼近子轉換操作的。
[0121] 也已考慮以下改進。
[0122] 不將所有的ADC單元配置為發(fā)布CC信號是可能的，或者例如控制器可以控制ADC 單元的哪個子集被配置為在任一時間發(fā)布CC信號。此外，控制器可僅使用/考慮（考慮在 內、分析、納入考慮）向其提供的CC信號的子集是可能的，或者例如其將一個子集與另一子 集進行比較。這可使得能夠識別和關注"麻煩區(qū)域"。ADC單元的子集可以是一個子ADC單 元，例如"最糟的一個"--這也許可在開始時或者在運行時間期間被檢測。
[0123] 也可以基于每個ADC單元或者ADC單元的每個子集或者對于所有ADC單元來控制 VDD/體電壓。另外，可連續(xù)地或者不時地（例如在控制時段期間）執(zhí)行該控制。
[0124] 也可以將ADC單元或其陣列配置成使得在發(fā)出CC信號以前的子轉換操作的數量 是（例如，經由控制器）可配置的或可編程的。例如，在CC以前的子轉換操作的數量可以 是6、7、或8，從而結合ADC分辨率和功耗的控制。
[0125] 類似地，可以在轉換結束時添加"虛擬的"子轉換操作。例如，如果執(zhí)行8b轉換， 則可以調整VDD以允許僅具有關于LSB的偶爾誤差的9b轉換。這會有效地給出一個循環(huán)的 容限，導致在一些應用中可能是關鍵的無誤差8b轉換。當然，會涉及功耗成本。
[0126] 理論上的另一可能是在"長"子轉換操作之后停止轉換一這假設當判定狀態(tài)極其 接近最終期望的輸出值時長的子轉換發(fā)生。然而，這具有如下缺點：在實踐中非常難以檢 測"長的"子轉換操作一它們沒有比其他子轉換操作長很多并且通常也是非常罕見（例如， 100、1000或甚至10000中的一個）。
[0127] 順便提及，雖然上述討論已關注CC信號，但是這是ADC單元例如向控制器指示其 性能的僅一種方便方式。另一種可能會是根據例如要如何控制ADC單元來單獨地或按群分 析一些或全部ADC單元的數字輸出值。這樣的分析例如可以確定SNR(信噪比）值等。例 如，如果發(fā)現SNR值太低，則可以增大VDD以嘗試升高該值，并且反之亦然。當然，類似的考 慮適用于體電壓變化。
[0128] 圖11是實現本發(fā)明的混合信號電路300的示意圖?；旌闲盘栯娐?00包括ADC 單元320的陣列310和控制器330。
[0129] ADC單元320被配置為以時間交織方式進行操作，并且每個ADC單元可在一系列時 間窗中的每個時間窗內進行操作，以將模擬輸入值轉換為對應的數字輸出值，每個轉換包 括根據圖9B的子轉換操作的序列，每個相繼的子轉換操作是通過在前子轉換操作的完成 來觸發(fā)的。
[0130] 至少一個ADC單元320可進行操作以用作報告ADC單元并且針對一個或更多個被 監(jiān)視的所述轉換中的每一個，指示子轉換處理中的特定的子轉換處理在所涉及的時間窗期 間是否完成。
[0131] 報告ADC單元320可進行操作以每次轉換輸出CC信號，其中它們在對應的時間窗 內完成其轉換（或者，至少完成觸發(fā)CC信號的特定子轉換操作）。
[0132] 指示可包括CC信號340或數字值350中的一些或全部?？刂破骺蛇M行操作以考 慮或使用至少一個這樣的指示并且根據該被考慮的指示或每個被考慮的指示控制電路。
[0133] 在圖11中，為了便于描述，所有ADC單元320被配置為在電路300的操作期間用 作這樣的報告ADC單元。另外，再次為了便于描述，雖然控制器330可被配置為僅考慮接收 到的指示的子集，但是假設控制器330被配置為考慮所有接收到的指示。在一些實施例中， 控制器330可被配置為例如通過動態(tài)方式確定考慮哪些指示，例如由于其識別ADC單元320 的"問題"子集。
[0134] 此外，在一些實施例中，控制器330可被配置為控制哪個ADC單元320是報告ADC 單元，并且（即，動態(tài)地）控制這樣的ADC單元320何時是報告單元。另外，控制器330可 被配置為控制其何時控制ADC單元320的操作，例如僅在控制時段期間執(zhí)行該控制。
[0135] 另外，在一些實施例中，控制器330可被配置為控制ADC單元320的哪些子轉換操 作觸發(fā)CC信號的發(fā)布以及ADC單元320每次轉換應該執(zhí)行多少子轉換操作?？刂破?30 還可以被配置為控制ADC單元的哪些子轉換操作對輸出數字值作出貢獻。
[0136] 如圖11所示，對ADC陣列310和ADC單元320的這種控制受輸入到ADC陣列310 的控制器330的輸出信號影響?；诿總€ADC單元320或者ADC單元320的每個子集或群 實現該控制。當然，該控制也可以是全部陣列310所共同的。
[0137] 圖12是用于理解ADC單元320的陣列的時間交織操作的示意圖，假設該陣列具有 N個這樣的單元。值N可以是例如8、16、32、64、128、256、320、512或640,或者實際上在這 些值之間或者大于這些值的任意值。
[0138] 雖然僅針對頭兩個（標記為ADC單元1和ADC單元2)和最后一個（標記為ADC 單元N)明確地示出，但是為每個ADC單元320提供了時間線。此外，對于第一ADC單元 320 (ADC單元1)，三個連續(xù)的時間窗被標記為A至C，并且在對應的時間窗出現在時間線上 的程度，針對其他ADC單元類似地標記對應的時間窗。
[0139] 因而，該陣列的時間窗A是時間交織的，其中ADC單元1的時間窗A首先開始，并 且陣列的另外的ADC單元320的對應時間窗A-個接一個地直到ADC單元N依次在時間上 交錯。在本示例中，時間交織是均勻的，以使得在整個陣列上按順序從一個ADC單元320到 下一個在對應的時間窗之間存在相同延遲。例如，僅在陣列的最后的ADC單元320 (ADC單 元N)的時間窗A開始之后，ADC單元1的下一時間窗B開始。
[0140] 在記住此的情況下，在圖12中指示了對應時間窗A的陣列所占用的時間，并且這 可被認為是陣列轉換循環(huán)（即，包括完整陣列310的每個ADC單元320的轉換）?？刂破?330可例如基于每個陣列轉換循環(huán)來考慮諸如CC信號的指示。
[0141] 此外在圖12中所示，將時間窗內的星形符號作為當可能針對ADC單元320發(fā)布CC信號時的示例，例如，假設它們全部被配置為以與圖11中相同的方式進行操作。對于 ADC單元N，在時間窗內通常相對早地發(fā)布CC信號，并且同樣地，ADC單元320可被認為是 "快"ADC單元。相反，ADC單元2通常沒有發(fā)布CC信號，并且同樣地，ADC單元320可被認 為是"慢"ADC單元。ADC單元1通常在每個時間窗內發(fā)布CC信號，非常接近那些時間窗的 結尾，并且同樣地，ADC單元320可以被認為是"好的"（或者甚至是"最佳的"）ADC單元。 ADC單元在速度上的這種差別可歸因于那些ADC單元的晶體管的處理內以及跨越所述處理 的差異，諸如閾值電壓（VTH)變化。
[0142] 一種可能是增大用于整個陣列310的VDD (或調整體電壓），直到甚至ADC單元2如 對于ADC單元1所示那樣進行操作為止。雖然這可能在如何控制陣列310方面（即，共同 VDD和/或體電壓）是有利的，但是這可能在功耗方面不太有利，因為例如需要針對整個陣 列調大VDD，從而使得若干個ADC單元320 "快地"進行操作。
[0143] 另一可能是按每個ADC單元320調整VDD (或者調整體電壓），直到它們全部如對于 ADC單元1所示的那樣進行操作為止。又一可能是按每個ADC單元320調整VDD (或者調整 體電壓），但僅針對"慢"ADC單元，直到它們如對于ADC單元1所示的那樣進行操作為止。 當也考慮ADC分辨率變化時，應理解，根據上述技術，許多其他控制方法會是可能的。當然， 如稍早討論的ADC單元320的每個子群也可應用這樣的控制。
[0144] 圖13是可構成混合信號電路300的一部分的電路400的示意圖。與控制器330 一樣，電路400也包括鎖存單元410和NAND單元420。
[0145] 如圖13中所示，一種可能是來自一些（例如，一群）或全部ADC單元320的CC信 號輸入到鎖存單元410,以一起收集CC信號并且使CC信號同步，這些CC信號會另外以時間 交織方式發(fā)布。然后，將同步的CC信號輸入到NAND單元420,使得其僅當所涉及的ADC單 元320中的一個或更多個在所涉及的（陣列轉換循環(huán)的）時間窗內沒有發(fā)布其信號時才輸 出信號。該信號在圖13中被標記為"GroupCCAbsence(群CC缺失）"信號，并且被輸入 到控制器。
[0146] 因而，控制器可被配置為針對所涉及的ADC單元320的群（經由至陣列310的其 信號）來控制（調整）VDD和/或體電壓，該群可以是整個陣列，以趨于使得不發(fā)布"Group CCAbsence"信號，即趨于使得所涉及的所有ADC單元320在其時間窗內完成其轉換。這 樣的控制可基于例如多久（頻率）接收到"GroupCCAbsence"信號。當然，即使ADC單元 320的群為陣列310的子集，則VDD和/或體電壓的控制仍然可應用于多個或全部ADC單元 320 (該群僅用作較寬性能的指示者）。
[0147] 自然地，還可執(zhí)行這樣的控制以趨于使得在其時間窗內完成或不完成其轉換的 ADC單元320的數量落入或保持在可接受的范圍內（例如，在兩個閾值之間）。如上所述， 可以容許給定（低）水平的LSB誤差等。
[0148] 另外，關于CC信號的邏輯功能可檢查所有轉換已完成，從而在轉換完成（CC)在完 成時變高的情況下需要AND單元（而不是NAND單元420)。當然，精確的實現將取決于各種 信號的符號和控制器的配置，并因而可根據不同實施例而不同。
[0149] 圖14是可構成混合信號電路300的一部分的電路500的示意圖。與控制器330 一樣，電路500也包括鎖存單元510和SNR單元520。
[0150] 如圖14所示，一種可能是來自一些（例如，一群）或全部ADC單元320的數字信號 輸入到鎖存單元510,以一起收集可另外以時間交織方式發(fā)布的數字信號以及使數字信號 同步。然后，將同步的數字信號輸入到SNR單元520,使得其輸出指示這些數字信號的SNR 的信號。該信號在圖14中被標記為"GroupSNR(群SNR)"信號，并且被輸入到控制器。
[0151] 因而，控制器可被配置為針對所涉及的ADC單元320的群（經由至陣列310的其 信號）控制（調整）VDD和/或體電壓，該群可以是整個陣列，以趨于使得"GroupSNR"指示 較高或較低的SNR值（取決于其當前值），即，趨于使得所涉及的所有ADC單元320在其時 間窗內完成其轉換（或者在其時間窗內完成或沒有完成其轉換的ADC單元的數量落入或保 持在可接受的范圍內）。這樣的控制可基于例如一系列這樣的GroupSNR信號，即，基于一 系列SNR值。
[0152] 當然，即使ADC單元320的群是陣列310的子集，VDD和/或體電壓的控制仍然可 應用于多個或全部ADC單元320 (該群僅用作更寬性能的指示者）。
[0153] 如從上述顯而易見的是，雖然混合信號電路300包括ADC單元320的陣列，但是可 以僅基于從單個這樣的ADC單元320 (用作報告ADC單元）接收到的指示來控制該ADC單 元320。即，可完全單獨地以及按群控制ADC單元320。因此，將理解上述公開。
[0154] 本發(fā)明的電路可構成模擬-數字轉換器的一部分。本發(fā)明的電路可被實現為例如 1C芯片上的集成電路。本發(fā)明延伸到如上所述的集成電路和1C芯片、包括這樣的1C芯片 的電路板、以及通信網絡（例如，互聯網光纖網絡和無線網絡）和包括這樣的電路板的這樣 的網絡的網絡設備。
[0155] 在所附權利要求的范圍內，本發(fā)明可以許多不同的形式實現。
[0156] 本公開延伸到以下聲明：
[0157] A1. -種混合信號電路，包括：
[0158] ADC單元的陣列，被配置為以時間交織的方式進行操作，并且每個ADC單元能夠在 一系列時間窗中的每個時間窗內進行操作以將模擬輸入值轉換成對應的數字輸出值，每個 轉換包括子轉換操作的序列，序列的每個相繼的子轉換操作是通過在前的子轉換操作的完 成來觸發(fā)的；以及
[0159] 控制器，
[0160] 其中：
[0161] 至少一個所述ADC單元能夠進行操作以用作報告ADC單元，以及針對一個或更多 個被監(jiān)視的所述轉換中的每一個，指示所述子轉換操作中的特定的子轉換操作在所涉及的 時間窗期間是否完成；以及
[0162] 所述控制器能夠進行操作以考慮至少一個這樣的指示，以及根據該被考慮的指示 或每個被考慮的指示控制所述電路。
[0163] A2.根據聲明A1所述的混合信號電路，其中，所述時間窗全部具有相同長度，可選 地由對所述陣列所共同的時鐘信號確定。
[0164] A3.根據聲明A1或A2所述的混合信號電路，其中，用于所述ADC單元的時間窗彼 此同步，以及/或者其中用于各自的ADC單元的所述一系列時間窗是時間交織的。
[0165] A4.根據前述聲明中的任一項所述的混合信號電路，其中，所述陣列的ADC單元被 組織成一定順序，并且其中用于各自的ADC單元的所述一系列時間窗根據所述時間交織操 作按照所述順序一個系列接一個系列地在時間上偏移。
[0166] A5.根據前述聲明中的任一項所述的混合信號電路，其中，所述ADC單元中的一些 或全部用作報告ADC單元。
[0167] A6.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作以可選地通過動態(tài)方式配置哪些ADC單元用作報告ADC單元。
[0168] A7.根據前述聲明中的任一項所述的混合信號電路，其中，所述轉換中的一些或全 部是被監(jiān)視的轉換。
[0169] A8.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作以可選地通過動態(tài)方式配置哪些轉換是被監(jiān)視的轉換。
[0170] A9.根據前述聲明中的任一項所述的混合信號電路，其中，所述指示中的一些或全 部是被考慮的指示。
[0171] A10.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以可選地通過動態(tài)方式配置哪些指示是被考慮的指示。
[0172] All.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以考慮在特定的時間段期間所提供的一組指示，并且基于所考慮的該組指示來執(zhí)行所 述控制。
[0173] A12.根據聲明All所述的混合信號電路，其中，所述特定的時間段包括時間交織 的所述時間窗的陣列，該時間交織的時間窗的陣列包括所述ADC單元的陣列的每個ADC單 元的給定數量的時間窗。
[0174] A13.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以考慮一組所述ADC單元提供的一組指示，并且基于被考慮的該組指示執(zhí)行所述控 制。
[0175] A14.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以執(zhí)行所述考慮并且至少或僅在控制時段期間進行控制。
[0176] A15.根據聲明A14所述的混合信號電路，其中，所述控制器能夠進行操作以配置 所述控制時段何時出現。
[0177] A16.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以配置每個子轉換操作序列的哪個子轉換操作是所述特定的子轉換操作。
[0178] A17.根據前述聲明中的任一項所述的混合信號電路，其中，每個序列的最后的或 倒數第二的子轉換操作是所述特定的子轉換操作。
[0179] A18.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以配置在所述序列中存在多少子轉換操作。
[0180] A19.根據前述聲明中的任一項所述的混合信號電路，其中，所述報告ADC單元能 夠進行操作以通過當被監(jiān)視的轉換的子轉換操作中的所述特定的子轉換操作在所涉及的 時間窗期間完成時輸出轉換完成信號，來執(zhí)行這樣的指示。
[0181] A20.根據前述聲明中的任一項所述的混合信號電路，其中，所述報告ADC單元能 夠進行操作以通過輸出所述數字輸出值來執(zhí)行這樣的指示，所述控制器能夠進行操作以基 于對這樣的數字輸出值的分析來控制所述電路。
[0182] A21.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以通過控制分別向所述陣列的一個或更多個ADC單元和/或共同向所述陣列的一些或 全部ADC單元提供的供應電壓的大小，來控制所述電路。
[0183] A22.根據聲明A21所述的混合信號電路，其中，所述控制包括增大、減小或保持所 涉及的供應電壓。
[0184] A23.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以通過控制向所述陣列的一個或更多個ADC單元的場效應晶體管供給的體電壓的大 小，來控制所述電路。
[0185] A24.根據聲明23所述的混合信號電路，其中，所述控制包括增大、減小或保持所 述體電壓。
[0186] A25.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以基于所述被考慮的指示來控制所述電路，以趨于使得將來這樣的指示指示已實現目 標性能。
[0187] A26.根據聲明A25所述的混合信號電路，其中，所述目標性能包括所述陣列的一 個或更多個ADC單元消耗的目標功率量。
[0188] A27.根據聲明A25或A26所述的混合信號電路，其中，所述目標性能包括指示所述 特定的子轉換操作在所涉及的時間窗內完成的被考慮的指示的目標比例。
[0189] A28.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以關于提供了被考慮的指示的ADC單元來執(zhí)行所述控制。
[0190] A29.根據前述聲明中的任一項所述的混合信號電路，其中，所述控制器能夠進行 操作以配置每個序列的最后的子轉換操作是否對相應的數字輸出值作出貢獻。
[0191] A30.根據前述聲明中的任一項所述的混合信號電路，其中，序列中的一些或全部 子轉換操作生成所涉及的數字輸出值的對應位值。
[0192] A31.根據前述聲明中的任一項所述的混合信號電路，其中，所述子轉換操作是逐 次逼近操作。
[0193] A32.根據前述聲明中的任一項所述的混合信號電路，其中，該或每個所述ADC單 元是異步ADC單元。
[0194] A33.根據前述聲明中的任一項所述的混合信號電路，其中，所述ADC單元的陣列 至少包括8、16、32、64或128個六0(：單元。
[0195] A34. -種模擬-數字轉換器，包括根據前述聲明中的任一項所述的混合信號電 路。
[0196] A35. -種集成電路或1C芯片，包括根據聲明A1至A33中任一項所述的混合信號 電路或根據聲明A34所述的模擬-數字轉換器。
【權利要求】
1. 一種混合信號電路，包括： ADC單元的陣列，被配置為W時間交織的方式進行操作，并且每個ADC單元能夠在一系 列時間窗中的每個時間窗內進行操作W將模擬輸入值轉換成對應的數字輸出值，每個轉換 包括子轉換操作的序列，序列的每個相繼的子轉換操作是通過在前的子轉換操作的完成來 觸發(fā)的；W及 控制器， 其中： 至少一個所述ADC單元能夠進行操作W用作報告ADC單元，W及針對一個或更多個被 監(jiān)視的所述轉換中的每一個，指示所述子轉換操作中的特定的子轉換操作在所涉及的時間 窗期間是否完成；W及 所述控制器能夠進行操作W考慮至少一個該樣的指示，W及根據該被考慮的指示或每 個被考慮的指示控制所述電路。
2. 根據權利要求1所述的混合信號電路，其中，用于所述ADC單元的時間窗彼此同步， W及/或者其中用于各自的ADC單元的所述一系列時間窗是時間交織的。
3. 根據前述權利要求中的任一項所述的混合信號電路，其中： 所述ADC單元中的一些或全部用作報告ADC單元；和/或 所述轉換中的一些或全部是被監(jiān)視的轉換；和/或 所述指示中的一些或全部是被考慮的指示。
4. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作W可選地通過動態(tài)方式配置： 哪些ADC單元用作報告ADC單元；和/或 哪些轉換是被監(jiān)視的轉換；和/或 哪些指不是被考慮的指不。
5. 根據前述權利要求中的任一項所述的混合信號電路，其中： 所述控制器能夠進行操作W配置每個子轉換操作序列中的哪個子轉換操作是所述特 定的子轉換操作；和/或 每個序列的最后的或倒數第二的子轉換操作是所述特定的子轉換操作。
6. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作W配置在所述序列中有多少子轉換操作。
7. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述報告ADC單元能夠 進行操作W通過當被監(jiān)視的轉換的子轉換操作中的所述特定的子轉換操作在所涉及的時 間窗期間完成時輸出轉換完成信號，來執(zhí)行該樣的指示。
8. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述報告ADC單元能夠 進行操作W通過輸出所述數字輸出值來執(zhí)行該樣的指示，所述控制器能夠進行操作W基于 對該樣的數字輸出值的分析來控制所述電路。
9. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作W通過控制分別向所述陣列的一個或更多個ADC單元和/或共同向所述陣列的一些或全 部ADC單元提供的供應電壓的大小，來控制所述電路。
10. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作W通過控制向所述陣列的一個或更多個ADC單元的場效應晶體管供給的體電壓的大小， 來控制所述電路。
11. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作W基于所述被考慮的指示來控制所述電路，W趨于使得將來該樣的指示指示已實現目標 性能。
12. 根據權利要求11所述的混合信號電路，其中，所述目標性能包括： 所述陣列的一個或更多個ADC單元消耗的目標功率量；和/或 指示所述特定的子轉換操作在所涉及的時間窗內完成的所述被考慮的指示的目標比 例；和/或 轉換的目標速度。
13. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述控制器能夠進行操 作W配置每個序列的最后的子轉換操作是否對對應的數字輸出值作出貢獻。
14. 根據前述權利要求中的任一項所述的混合信號電路，其中，所述子轉換操作是逐次 逼近操作，W及/或者所述ADC單元是異步ADC單元。
15. -種模擬-數字轉換器，包括根據前述權利要求中的任一項所述的混合信號電路。
【文檔編號】H03M1/38GK104467855SQ201410437686
【公開日】2015年3月25日 申請日期:2014年8月29日 優(yōu)先權日:2013年9月12日
【發(fā)明者】揚·朱索·德迪克, 約翰·詹姆斯·當松 申請人:富士通半導體股份有限公司