小面積高線性度成形電路的制作方法
【專利摘要】本發(fā)明公開了一種小面積高線性度成形電路，用于解決現有成形電路線性度差的技術問題。小面積高線性度成形電路技術方案是包括電容C1、電容C2、運算放大器A、一個NMOS晶體管Mdif和n個NMOS晶體管M1～Mn。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和n個NMOS晶體管M1～Mn組成并聯RC網絡。由于該電路的高阻值電阻由NMOS晶體管實現，大大減小了芯片面積。由多個NMOS晶體管串聯實現一個較大阻值電阻，降低了晶體管源極和漏極電壓對整體阻值的影響，提高了線性度。調節(jié)成形時間時，同時調節(jié)微分時間和積分時間，保證成形電路增益不變。
【專利說明】小面積高線性度成形電路
【技術領域】
[0001]本發(fā)明涉及一種成形電路，特別是涉及一種小面積高線性度成形電路。
【背景技術】
[0002]參照圖3。文獻I “核電子學(上)，1983，pp.182”公開了一種CR-RC成形電路。該成形電路包括一個運算放大器A、一個串聯CR網絡(電容C1和電阻R1)和一個并聯RC網絡(電阻R2和電容C2)。電容C1和電阻R1構成一個微分電路，電容C2和電阻R2構成一個積分電路。運算放大器A將這兩個電阻網路與成形電路前面的電路和后接電路隔離開。當微分電路和積分電路的電阻電容乘積相等時，即R1C1=R2C2= τ時，成形電路輸出波形的成形時間約為τ。這樣，同時調節(jié)兩個電阻的阻值就可以改變成形時間。
[0003]該成形電路結構簡單，但存在以下缺點:
[0004]1、高阻值電阻(R1和R2)若在芯片內實現，占用面積較大。整個成形電路必須采用能夠支持高阻電阻的工藝進行制造。尤其是在需要實現大成形時間應用場合下，高阻值電阻消耗面積極大。
[0005]2、成形時間不能連續(xù)調節(jié)。調節(jié)步進受控制寄存器位數限制。
[0006]參照圖4。文獻 2 “A readout ASIC for SPECT, Nuclear Science, IEEETransactions on, Vol.52, N0.3, June2005, pp.764-771.”公開了一種CR-RC成形電路，該成形電路中高阻值電阻由工作在線性區(qū)的MOS晶體管Madj實現。這樣可以實現小面積成形電路，并且通過調節(jié)其柵極電壓即可連續(xù)改變成形時間。然而MOS晶體管Madj的電阻阻值受MOS晶體管Matu的源極電壓和漏極電壓影響。因此，當輸入電荷量在較大范圍變化時，輸出波形幅度變化較大，其成形時間發(fā)生漂移。由此導致成形電路的線性度較差。另外，該電路只調節(jié)積分電路的RC乘積而微分電路的RC乘積不變，從而使得成形電路的增益隨成形時間變化。

【發(fā)明內容】

[0007]為了克服現有成形電路線性度差的不足，本發(fā)明提供一種小面積高線性度成形電路。該電路包括電容Cp電容C2、運算放大器A、一個NMOS晶體管Mdif和η個NMOS晶體管M1?Μη。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和η個NMOS晶體管M1?Mn組成并聯RC網絡。由于該電路的高阻值電阻由NMOS晶體管實現，大大減小了芯片面積。由多個NMOS晶體管串聯實現一個較大阻值電阻，降低了晶體管源極和漏極電壓對整體阻值的影響，提高了線性度。調節(jié)成形時間時，同時調節(jié)微分時間和積分時間，保證成形電路增益不變。
[0008]本發(fā)明解決其技術問題所采用的技術方案是:一種小面積高線性度成形電路，包括電容C1、電容C2和運算放大器Α，其特點是:還包括一個NMOS晶體管Mdif和η個NMOS晶體管M1?Μη。電容C1的一端接形成電路的輸入端Vin，電容C1的另一端接NMOS晶體管Mdif的漏極，NMOS晶體管Mdif的源極分別接運算放大器A的輸入端、η個NMOS晶體管M1?Mn串聯后的漏極和電容C2的一端。運算放大器A的輸出端、η個NMOS晶體管M1~Mn串聯后的源極和電容C2的另一端接形成電路的輸出端Vout。NMOS晶體管Mdif和NMOS晶體管M1~Mn的柵極均連接到成形電路的時間調節(jié)控制電壓Vadj上。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和η個NMOS晶體管M1~Mn組成并聯RC網絡。
[0009]所述NMOS晶體管Mdif和NMOS晶體管M1~Mn的溝道長度和寬度相同。
[0010]所述NMOS晶體管M1~Mn中，NMOS晶體管~Mn的溝道長度減小，溝道寬度保持不變。
[0011 ] 所述NMOS晶體管M1~Mn中，NMOS晶體管Mj~Mn的溝道長度，溝道寬度保持不變，其柵極接固定電位。
[0012]本發(fā)明的有益效果是:本發(fā)明小面積高線性度成形電路包括電容C1、電容C2、運算放大器Α、一個NMOS晶體管Mdif和η個NMOS晶體管M1~Μη。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和η個NMOS晶體管M1~Mn組成并聯RC網絡。由于該電路的高阻值電阻由NMOS晶體管實現，大大減小了芯片面積。由多個NMOS晶體管串聯實現一個較大阻值電阻，降低了晶體管源極和漏極電壓對整體阻值的影響，提高了線性度。調節(jié)成形時間時，同時調節(jié)微 分時間和積分時間，保證成形電路增益不變。
[0013]下面結合附圖和【具體實施方式】對本發(fā)明作詳細說明。
【專利附圖】

【附圖說明】
[0014]圖1是本發(fā)明小面積高線性度成形電路的示意圖。
[0015]圖2是本發(fā)明小面積高線性度成形電路實施例的示意圖。
[0016]圖3是【背景技術】文獻I成形電路的示意圖。
[0017]圖4是【背景技術】文獻2成形電路的示意圖。
【具體實施方式】
[0018]以下實施例參照圖1-2。
[0019]本發(fā)明小面積高線性度成形電路包括電容C1、電容C2和運算放大器Α，還包括一個NMOS晶體管Mdif和η個NMOS晶體管M1~Μη。電容C1的一端接成形電路的輸入端Vin，電容C1的另一端接NMOS晶體管Mdif的漏極，NMOS晶體管Mdif的源極分別接運算放大器A的輸入端、η個NMOS晶體管M1~Mn串聯后的漏極和電容C2的一端。運算放大器A的輸出端、η個NMOS晶體管M1~Mn串聯后的源極和電容C2的另一端接成形電路的輸出端Vout。NMOS晶體管Mdif和NMOS晶體管M1~Mn的柵極均連接到成形電路的時間調節(jié)控制電壓Vadj上。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和η個NMOS晶體管M1~Mn組成并聯RC網絡。
[0020]本發(fā)明小面積高線性度成形電路包括運算放大器Α，串聯RC網絡組成的微分電路和并聯RC網絡組成的積分電路。微分電路的輸出連接到運算放大器A和積分電路的輸入。運算放大器A和積分電路的輸出端相連作為成形器電路的輸出端。微分電路由電容C1和NMOS晶體管Mdif組成。積分電路由電容C2和η個NMOS晶體管M1~Mn串聯組成。NMOS晶體管MdifJp…、Mn的柵極均連接到控制電壓Vadj上。
[0021]為了獲得較大等效電阻值，晶體管的長度選取為工藝允許制造的最大溝道長度。寬度可選取為工藝允許制造的最小溝道寬度。NMOS晶體管Mdif和NMOS晶體管M1、…、Mn的溝道長度和寬度相同。積分電路中串聯NMOS晶體管M1~Mn個數η的選取，根據實際要求的成形器增益確定。具體實施時，也可將靠近成形電路輸出的幾個NMOS晶體管Mj~Mn的溝道長度減小， 而其溝道寬度保持不變。或者不改變它們的溝道長度和寬度，而將其柵極連接到固定電位上，作為固定阻值電阻使用。這樣，可以進一步降低成形電路輸出電壓變化，即積分電路中各串聯晶體管源極電壓的變化對整體阻值的影響。
【權利要求】
1.一種小面積高線性度成形電路，包括電容C1、電容C2和運算放大器A，其特征在于:還包括一個NMOS晶體管Mdif和η個NMOS晶體管M1?Μη。電容C1的一端接形成電路的輸入端Vin，電容C1的另一端接NMOS晶體管Mdif的漏極，NMOS晶體管Mdif的源極分別接運算放大器A的輸入端、η個NMOS晶體管M1?Mn串聯后的漏極和電容C2的一端。運算放大器A的輸出端、η個NMOS晶體管M1?Mn串聯后的源極和電容C2的另一端接形成電路的輸出端Vout。NMOS晶體管Mdif和NMOS晶體管M1?Mn的柵極均連接到成形電路的時間調節(jié)控制電壓Vadj上。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和η個NMOS晶體管M1?Mn組成并聯RC網絡。
2.根據權利要求1所述的小面積高線性度成形電路，其特征在于:所述NMOS晶體管Mdif和匪OS晶體管M1?Mn的溝道長度和寬度相同。
3.根據權利要求1所述的小面積高線性度成形電路，其特征在于:所述NMOS晶體管M1?Mn中，NMOS晶體管?Mn的溝道長度減小，溝道寬度保持不變。
4.根據權利要求1所述的小面積高線性度成形電路，其特征在于:所述NMOS晶體管M1?Mn中，NMOS晶體管?Mn的溝道長度，溝道寬度保持不變，其柵極接固定電位。
【文檔編號】H03B5/12GK103916080SQ201410153558
【公開日】2014年7月9日 申請日期:2014年4月17日 優(yōu)先權日:2014年4月17日
【發(fā)明者】王佳, 高德遠, 魏廷存, 高武, 鄭然 , 魏曉敏, 胡永才 申請人:西北工業(yè)大學