基于fpga的旋轉(zhuǎn)變壓器輸出裝置及方法
【專利摘要】本發(fā)明涉及旋轉(zhuǎn)變壓器領(lǐng)域，公開了一種基于FPGA的旋轉(zhuǎn)變壓器輸出裝置及方法。該裝置包括：勵(lì)磁電路、解碼電路以及串口輸出電路，其中，勵(lì)磁電路與旋轉(zhuǎn)變壓器的定子端相耦接，根據(jù)旋轉(zhuǎn)變壓器的電器參數(shù)要求，向定子端輸入正弦勵(lì)磁信號(hào)；解碼電路與旋轉(zhuǎn)變壓器的轉(zhuǎn)子端相耦接，對轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)；串口輸出電路與解碼電路相耦接，基于FPGA將角度數(shù)據(jù)進(jìn)行UART輸出。本發(fā)明采用模塊化設(shè)計(jì)，電路組成簡潔、集成度高，同時(shí)基于可編程FPGA的設(shè)計(jì)，使得輸出靈活，通用性強(qiáng)，可滿足不同的應(yīng)用接口要求。該設(shè)計(jì)電路，現(xiàn)已在多項(xiàng)工程實(shí)踐中得到測試應(yīng)用，電路工作穩(wěn)定、可靠，具有較高的推廣應(yīng)用價(jià)值。
【專利說明】基于FPGA的旋轉(zhuǎn)變壓器輸出裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及旋轉(zhuǎn)變壓器領(lǐng)域，具體涉及一種基于FPGA的旋轉(zhuǎn)變壓器輸出裝置及方法。
【背景技術(shù)】
[0002]旋轉(zhuǎn)變壓器是一種電磁式傳感器，又稱同步分解器，它是一種測量角度用的小型交流電動(dòng)機(jī)，用來測量旋轉(zhuǎn)物體的轉(zhuǎn)軸角位移和角速度。旋轉(zhuǎn)變壓器由定子和轉(zhuǎn)子組成，其中定子繞組為變壓器的原邊，接收勵(lì)磁電壓，轉(zhuǎn)子繞組作為變壓器的副邊，通過電磁耦合得到感應(yīng)電壓。通過在定子端加入一定頻率的正弦勵(lì)磁信號(hào)，當(dāng)轉(zhuǎn)子轉(zhuǎn)動(dòng)時(shí)，可在轉(zhuǎn)子端感應(yīng)輸出頻率相同，幅值隨轉(zhuǎn)角做正余弦變化的兩相正交模擬量，通過RDC (Resolver Digitalconverter,轉(zhuǎn)角數(shù)字變換器)轉(zhuǎn)換，即可把該模擬量變換成相對應(yīng)的角度數(shù)據(jù)。由于結(jié)構(gòu)特點(diǎn)，旋變具有非?？煽康沫h(huán)境(如:振動(dòng)、沖擊、高低溫、濕熱等)適應(yīng)性，被廣泛應(yīng)用于各種軍、民用工程的伺服系統(tǒng)中，作為測角器件。
[0003]由于旋轉(zhuǎn)變壓器特殊的工作輸入條件和輸出信號(hào)特征，在其應(yīng)用中，需要特定的外圍接口電路設(shè)計(jì)。旋轉(zhuǎn)變壓器的信號(hào)輸出是兩相正交的模擬信號(hào)，它們的幅值隨著轉(zhuǎn)角做正余弦變化，頻率和勵(lì)磁頻率一致。這樣一個(gè)信號(hào)還不能直接應(yīng)用，這就需要角度數(shù)據(jù)變換電路，把這樣一個(gè)模擬量變換成明確的角度量，這就是RDC電路。目前工程領(lǐng)域中常用的旋轉(zhuǎn)變壓器外圍接口電路通常需要專門設(shè)計(jì)，較為復(fù)雜，實(shí)現(xiàn)難度較大。
[0004]此外，如圖1所示，現(xiàn)有技術(shù)中還采用專用集成電路作為旋轉(zhuǎn)變壓器外圍接口電路，例如美國AD公司的AD2S1200、AD2S1205帶有參考振蕩器的12位數(shù)字RDC以及AD2S121010到16位數(shù)字、帶有參考振蕩器的數(shù)字可變RDC。圖1是旋轉(zhuǎn)變壓器和RDC的連接圖示意，位置信號(hào)和速度信號(hào)都是絕對值信號(hào)，它們的位數(shù)由RDC的類型和實(shí)際需要決定(10位到16位)。有兩種形式的輸出，串行或并行。上述的幾種RDC芯片，還可將輸出信號(hào)變換成編碼器形式的輸出，即正交的A、B和每轉(zhuǎn)一個(gè)的Z信號(hào)，勵(lì)磁電源同時(shí)接到旋轉(zhuǎn)變壓器和RDC，在RDC中作為相位的參考?？梢钥闯?，現(xiàn)有技術(shù)的電路復(fù)雜、功耗大、工作不穩(wěn)定，而且模塊尺寸大、不易與實(shí)際系統(tǒng)集成。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)中存在的上述缺陷，本發(fā)明所要解決的技術(shù)問題是如何以更簡潔的方式獲得旋轉(zhuǎn)變壓器的輸出。
[0006]為解決上述技術(shù)問題，一方面，本發(fā)明提供了一種基于FPGA的旋轉(zhuǎn)變壓器輸出裝置，該裝置包括:勵(lì)磁電路、解碼電路及串口輸出電路；其中，所述勵(lì)磁電路與所述旋轉(zhuǎn)變壓器的定子端相耦接，根據(jù)所述旋轉(zhuǎn)變壓器的電器參數(shù)要求，向所述定子端輸入正弦勵(lì)磁信號(hào)；所述解碼電路與所述旋轉(zhuǎn)變壓器的轉(zhuǎn)子端相耦接，對所述轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)；所述串口輸出電路與所述解碼電路相耦接，基于FPGA將角度數(shù)據(jù)進(jìn)行UART輸出。[0007]優(yōu)選地，所述勵(lì)磁電路在向所述定子端輸入勵(lì)磁信號(hào)的同時(shí)，還向所述解碼電路提供解碼用的基準(zhǔn)信號(hào)。
[0008]優(yōu)選地，所述勵(lì)磁電路為集成芯片或由集成運(yùn)放和外圍電路構(gòu)建，所述解碼電路為集成芯片或RDC電路。
[0009]優(yōu)選地，所述勵(lì)磁電路的集成芯片為AD2S99，所述解碼電路的集成芯片為AD2S80A。
[0010]優(yōu)選地，所述串口輸出電路中數(shù)據(jù)格式和輸出方式通過跳線選擇，并由FPGA定義不同的輸出方式。
[0011]另一方面，本發(fā)明還同時(shí)提供一種基于FPGA的旋轉(zhuǎn)變壓器輸出方法，包括步驟:
[0012]勵(lì)磁電路根據(jù)旋轉(zhuǎn)變壓器的電器參數(shù)要求，向定子端輸入正弦勵(lì)磁信號(hào)；
[0013]解碼電路接收轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)，對其進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)；
[0014]串口輸出電路基于FPGA將角度數(shù)據(jù)進(jìn)行UART輸出。
[0015]優(yōu)選地，所述勵(lì)磁電路向定子端輸入的正弦勵(lì)磁信號(hào)的峰值電壓為2V、頻率為2KHz。
[0016]優(yōu)選地，所述串口輸出電路的FPGA中，利用VHDL設(shè)計(jì)完成并行數(shù)據(jù)組合和UART串行數(shù)據(jù)輸出。
[0017]優(yōu)選地，所述串口輸出電路中數(shù)據(jù)格式和輸出方式通過跳線選擇，并由FPGA定義不同的輸出方式。
[0018]優(yōu)選地，由FPGA定義的輸出方式包括定時(shí)Ims廣播輸出或者外同步觸發(fā)方式輸出。
[0019]相對于現(xiàn)有技術(shù)，本發(fā)明提供了一種基于FPGA的旋轉(zhuǎn)變壓器輸出裝置及方法，由于采用模塊化設(shè)計(jì)，電路組成簡潔、集成度高，同時(shí)基于可編程FPGA的設(shè)計(jì)，使得輸出靈活，通用性強(qiáng)，可滿足不同的應(yīng)用接口要求。該設(shè)計(jì)電路，現(xiàn)已在多項(xiàng)工程實(shí)踐中得到測試應(yīng)用，電路工作穩(wěn)定、可靠，具有較高的推廣應(yīng)用價(jià)值。
【專利附圖】

【附圖說明】
[0020]圖1是現(xiàn)有技術(shù)中旋轉(zhuǎn)變壓器與RDC結(jié)合輸出的示意圖；
[0021]圖2是本發(fā)明的一個(gè)實(shí)施例中基于FPGA的旋轉(zhuǎn)變壓器輸出裝置的電路原理圖。
【具體實(shí)施方式】
[0022]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述。顯然，所描述的實(shí)施例為實(shí)施本發(fā)明的較佳實(shí)施方式，所述描述是以說明本發(fā)明的一般原則為目的，并非用以限定本發(fā)明的范圍。本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所界定者為準(zhǔn)，基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0023]現(xiàn)有技術(shù)中旋轉(zhuǎn)變壓器的輸出需要通過專有的外圍電路獲得，系統(tǒng)復(fù)雜度較高，難以實(shí)現(xiàn)。有鑒于此，本發(fā)明采用了模塊化設(shè)計(jì)獲得旋轉(zhuǎn)變壓器的輸出，其電路組成簡潔、集成度高，同時(shí)基于可編程FPGA的設(shè)計(jì)，使得輸出靈活，通用性強(qiáng)，可滿足不同的應(yīng)用接口要求。在本發(fā)明的一個(gè)實(shí)施例中，基于FPGA的旋轉(zhuǎn)變壓器輸出裝置包括:勵(lì)磁電路、解碼電路以及串口輸出電路，其中，勵(lì)磁電路與旋轉(zhuǎn)變壓器的定子端相耦接，根據(jù)旋轉(zhuǎn)變壓器的電器參數(shù)要求，向定子端輸入正弦勵(lì)磁信號(hào)；解碼電路與旋轉(zhuǎn)變壓器的轉(zhuǎn)子端相耦接，對轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)；串口輸出電路與解碼電路相稱接，基于FPGA將角度數(shù)據(jù)進(jìn)行UART (Universal AsynchronousReceiver/Transmitter,通用異步收發(fā))輸出。
[0024]其中在勵(lì)磁電路中，定子端輸入峰值電壓為2V、頻率2KHZ的正弦勵(lì)磁信號(hào)；勵(lì)磁電路在向定子端輸入勵(lì)磁信號(hào)的同時(shí)，還向解碼電路提供解碼用的基準(zhǔn)信號(hào)。作為本行業(yè)技術(shù)人員，也可以在實(shí)際設(shè)計(jì)中通過跳線或電位器調(diào)節(jié)方式，實(shí)現(xiàn)不同電平和頻率的勵(lì)磁信號(hào)輸出，兼顧不同型號(hào)旋變的工作要求，在這里不作具體的限制。
[0025]在圖2所示的本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，輸出裝置電路原理圖中，勵(lì)磁電路優(yōu)選用集成芯片AD2S99來構(gòu)建，并且用與AD2S99相匹配的AD2S80A芯片來構(gòu)建解碼電路(均為美國AD公司的芯片)。在其他實(shí)施例中，勵(lì)磁電路也可由集成運(yùn)放和外圍電路構(gòu)建，當(dāng)然作為本行業(yè)技術(shù)人員也可以選擇可以簡化電路、降低調(diào)試風(fēng)險(xiǎn)、較合理的實(shí)施方案。其中解碼電路中優(yōu)選為RDC電路，作為本行業(yè)技術(shù)人員也可以選擇其他類型的AD芯片。
[0026]在串口輸出電路中，串口輸出電路中FPGA接收解碼輸出的并行數(shù)據(jù)，進(jìn)行數(shù)據(jù)組合，以UART方式串行輸出。其中，F(xiàn)PGA中，利用VHDL設(shè)計(jì)完成并行數(shù)據(jù)組合和UART串行數(shù)據(jù)輸出；數(shù)據(jù)格式和輸出方式可通過跳線選擇，由FPGA定義不同的輸出方式。
[0027]其中數(shù)據(jù)格式為:幀頭(0x7F)+高8位+低8位+幀尾(0xF7)，波特率19200bps、115200bps,460800bps通過跳線設(shè)置選擇；
[0028]輸出方式為:定時(shí)Ims廣播輸出或者外同步觸發(fā)方式輸出，因而FPGA還同時(shí)接收觸發(fā)信號(hào)的輸入。在本發(fā)明的更優(yōu)選實(shí)施例中，優(yōu)選為廣播方式輸出。
[0029]基于上述輸出裝置，本發(fā)明還公開了一種基于FPGA的旋轉(zhuǎn)變壓器輸出方法，包括以下步驟:
[0030]勵(lì)磁電路根據(jù)旋轉(zhuǎn)變壓器的電器參數(shù)要求，向定子端輸入正弦勵(lì)磁信號(hào)；
[0031]解碼電路接收轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)，對其進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)；
[0032]串口輸出電路基于FPGA將角度數(shù)據(jù)進(jìn)行UART輸出。
[0033]相對于現(xiàn)有技術(shù)，本發(fā)明提供了一種基于FPGA的旋轉(zhuǎn)變壓器輸出裝置及方法，由于采用模塊化設(shè)計(jì)，電路組成簡潔、集成度高，同時(shí)基于可編程FPGA的設(shè)計(jì)，使得輸出靈活，通用性強(qiáng)，可滿足不同的應(yīng)用接口要求。該設(shè)計(jì)電路，現(xiàn)已在多項(xiàng)工程實(shí)踐中得到測試應(yīng)用，電路工作穩(wěn)定、可靠，具有較高的推廣應(yīng)用價(jià)值。
[0034]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明的適合于基于FPGA的旋變勵(lì)磁解碼與UART輸出電路裝置及方法進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的思想和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的旋轉(zhuǎn)變壓器輸出裝置，其特征在于，所述輸出裝置包括:勵(lì)磁電路、解碼電路及串口輸出電路；其中， 所述勵(lì)磁電路與所述旋轉(zhuǎn)變壓器的定子端相耦接，根據(jù)所述旋轉(zhuǎn)變壓器的電器參數(shù)要求，向所述定子端輸入正弦勵(lì)磁信號(hào)； 所述解碼電路與所述旋轉(zhuǎn)變壓器的轉(zhuǎn)子端相耦接，對所述轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)； 所述串口輸出電路與所述解碼電路相耦接，基于FPGA將角度數(shù)據(jù)進(jìn)行UART輸出。
2.如權(quán)利要求1所述的輸出裝置，其特征在于，所述勵(lì)磁電路在向所述定子端輸入勵(lì)磁信號(hào)的同時(shí)，還向所述解碼電路提供解碼用的基準(zhǔn)信號(hào)。
3.如權(quán)利要求1所述的輸出裝置，其特征在于，所述勵(lì)磁電路為集成芯片或由集成運(yùn)放和外圍電路構(gòu)建，所述解碼電路為集成芯片或RDC電路。
4.如權(quán)利要求3所述的輸出裝置，其特征在于，所述勵(lì)磁電路的集成芯片為AD2S99，所述解碼電路的集成芯片為AD2S80A。
5.如權(quán)利要求1所述的輸出裝置，其特征在于，所述串口輸出電路中數(shù)據(jù)格式和輸出方式通過跳線選擇，并由FPGA定義不同的輸出方式。
6.一種基于FPGA的旋轉(zhuǎn)變壓器輸出方法，其特征在于，所述方法包括步驟: 勵(lì)磁電路根據(jù)旋轉(zhuǎn)變壓器的電器參數(shù)要求，向定子端輸入正弦勵(lì)磁信號(hào)； 解碼電路接收轉(zhuǎn)子端輸出的正、余弦模擬量信號(hào)，對其進(jìn)行AD轉(zhuǎn)換，得到16位并行二進(jìn)制編碼角度數(shù)據(jù)； 串口輸出電路基于FPGA將角度數(shù)據(jù)進(jìn)行UART輸出。
7.如權(quán)利要求6所述的方法，其特征在于，所述勵(lì)磁電路向定子端輸入的正弦勵(lì)磁信號(hào)的峰值電壓為2V、頻率為2KHz。
8.如權(quán)利要求6所述的方法，其特征在于，所述串口輸出電路的FPGA中，利用VHDL設(shè)計(jì)完成并行數(shù)據(jù)組合和UART串行數(shù)據(jù)輸出。
9.如權(quán)利要求6或8所述的方法，其特征在于，所述串口輸出電路中數(shù)據(jù)格式和輸出方式通過跳線選擇，并由FPGA定義不同的輸出方式。
10.如權(quán)利要求9所述的方法，其特征在于，由FPGA定義的輸出方式包括定時(shí)Ims廣播輸出或者外同步觸發(fā)方式輸出。
【文檔編號(hào)】H03K19/0175GK103731133SQ201410024114
【公開日】2014年4月16日 申請日期:2014年1月20日 優(yōu)先權(quán)日:2014年1月20日
【發(fā)明者】薛輝 申請人:四川九洲電器集團(tuán)有限責(zé)任公司