基于浮柵mos管的增強型動態(tài)全加器的制造方法
【專利摘要】本實用新型公開了一種基于浮柵MOS管的增強型動態(tài)全加器設計，包括互補進位輸出電路和互補本位和電路；所述互補進位輸出電路產(chǎn)生互補的進位輸出信號c+和所述互補本位和電路產(chǎn)生互補的本位和信號s和同時信號作為所述互補本位和電路的一個輸入信號；所述互補進位輸出電路包含：時鐘動態(tài)控制電路，包括pMOS管m3和m7，nMOS管m6和m4；兩個穩(wěn)壓箝位電路，包括pMOS管m2和普通反相器INV1，pMOS管m8和普通反相器INV2；輸入控制電路，包括三輸入浮柵nMOS管m1和普通nMOS管m5；所述互補本位和電路包含：時鐘動態(tài)控制電路，包括pMOS管m11和m15，nMOS管m12和m14；兩個穩(wěn)壓箝位電路，包括pMOS管m10和普通反相器INV3，pMOS管m16和普通反相器INV4。本實用新型的有益效果是：簡化了電路結構，減小了功耗。
【專利說明】基于浮柵MOS管的增強型動態(tài)全加器
【技術領域】
[0001]本實用新型涉及一種全加器，更具體說，它涉及一種基于浮柵MOS管的增強型動態(tài)全加器。
【背景技術】
[0002]在集成電路的發(fā)展史中，數(shù)據(jù)運算一直扮演著重要的角色。加法運算是最常見的數(shù)據(jù)運算，加法器是數(shù)字集成電路系統(tǒng)中最基礎、最核心的部分之一。在一些基本的數(shù)字系統(tǒng)包括數(shù)字信號處理(DSP)、中央處理器(CRJ)、算術邏輯運算單元(ALU)中，加法器更是必不可少的組成部分。正是由于加法運算如此廣泛的應用，對于高性能加法器的設計一直是眾多學者研究的熱點。
[0003]隨著便攜式設備的增多，集成電路對于體積和功耗的要求也更加嚴格。在實現(xiàn)低功耗的方法中，動態(tài)電路引起越來越多的關注。在動態(tài)電路中，動態(tài)能耗控制是一項極為重要的功能，它針對電路器件是否在使用及使用的程度，通過開關來控制器件，使得不需要工作的器件關閉，從而不消耗能量。同時動態(tài)電路在速度、芯片面積等方面也比靜態(tài)電路有優(yōu)勢。
[0004]多輸入浮柵MOS器件是一種具有復雜功能的MOS管，它具有多個輸入柵極和一個浮柵極，大大增強了單個晶體管的功能，從而有效地降低了整個電路的復雜度，大大減少了互連線數(shù).另一方面，由于多輸入浮柵MOS管對柵極電平的加權求和是通過輸入柵與浮柵間的電容耦合來實現(xiàn)的， 因此具有極低功耗的特點。
[0005]對于傳統(tǒng)的動態(tài)全加器，I位的全加器單兀有3個輸入信號(X、y、c0)和2個輸出信號(s、c+)。輸出信號中的s是本位和，c+是進位輸出信號。兩個輸出信號可以分別表示為:
[0006]j = j?j#c0=**j*c,0+x*j*c0+x*j*c1J+j:*_y*c0(U
[0007]c+ = X.y+y.c0+x.C0(2)
[0008]根據(jù)(I)和(2)構建出的28個晶體管和4個普通反相器的CMOS邏輯的動態(tài)全加器電路結構如圖1所示。圖1中的全加器是目前最簡單的動態(tài)級聯(lián)型全加器設計。
[0009]上述動態(tài)全加器能夠很好的實現(xiàn)其邏輯功能，但是存在一些影響功耗和集成度的問題。
[0010]第一，輸入信號(X、y、Co)通過2對3個晶體管的串聯(lián)實現(xiàn)，存在較長的充放電通路的問題。
[0011]第二，輸出信號s和c+分別通過兩個獨立的電路實現(xiàn)，而實際上s和c+存在一定的關系，因此使得電路結構更加復雜。
[0012]加法器的真值表如下所示:
【權利要求】
1.一種基于浮柵MOS管的增強型動態(tài)全加器，其特征在于:包括互補進位輸出電路和互補本位和電路；所述互補進位輸出電路產(chǎn)生互補的進位輸出信號C+和所述互補本位和電路產(chǎn)生互補的本位和信號S和J ,同時c+信號作為所述互補本位和電路的一個輸入信號; 所述互補進位輸出電路包含:時鐘動態(tài)控制電路，包括PMOS管m3和m7，nMOS管m6和m4 ;兩個穩(wěn)壓箝位電路，包括pMOS管m2和普通反相器INVl，pM0S管m8和普通反相器INV2 ；輸入控制電路，包括三輸入浮柵nMOS管ml和普通nMOS管m5 ； 所述互補本位和電路包含:時鐘動態(tài)控制電路，包括pMOS管mil和ml5，nMOS管ml2和ml4 ;兩個穩(wěn)壓箝位電路，包括pMOS管mlO和普通反相器INV3，pMOS管ml6和普通反相器INV4 ;輸入控制電路，包括四輸入浮柵nMOS管m9和普通nMOS管ml3 ； 所述pMOS管m3、m7、m2、m8、mll、ml5、ml0和ml6的源級接工作電壓VDD，所述nMOS管m4和ml2的源級接地； 所述pMOS管m3和m7，nM0S管m6和m4，pM0S管mil和ml5以及nMOS管ml2和ml4的柵極均接時鐘信號elk ;所述三輸入nMOS管ml的三個輸入分別接x、y、C();所述普通反相器INVl和INV2的輸出分別接進位輸出信號c+和^.所述四輸入nMOS管m9的四個輸入分別





?接X、y、C0和5 f其中€的權重是其余三個輸入權重的2倍；所述普通反相器INV3和INV4的輸出分別接本位和信號s和 S ;所述穩(wěn)壓箝位電路中pMOS管m2、m8、ml0、ml6的柵極分別接輸出信號C+、i。
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【文檔編號】H03K19/20GK203608178SQ201320794404
【公開日】2014年5月21日 申請日期:2013年12月4日 優(yōu)先權日:2013年12月4日
【發(fā)明者】胡曉慧, 杭國強, 周選昌, 楊旸, 章丹艷, 尤肖虎 申請人:浙江大學城市學院