三相電網(wǎng)信號(hào)采樣的鎖相同步電路的制作方法
【專利摘要】本實(shí)用新型涉及一種三相電網(wǎng)信號(hào)采樣的鎖相同步電路，該電路包括過零比較電路、選相電路和鎖相倍頻電路。所述過零比較電路的輸入端作為鎖相同步電路的輸入端連接至三相電網(wǎng)，過零比較電路的輸出端連接至選相電路的輸入端，選相電路的輸出端連接至鎖相倍頻電路的輸入端，鎖相倍頻電路的輸出端則作為鎖相同步電路的輸出端。通過設(shè)置過零比較電路、選相電路和鎖相倍頻電路，并使從過零比較電路輸入的三相電網(wǎng)信號(hào)通過選相電路的選相后，從鎖相倍頻電路輸出與電壓信號(hào)源同步的2n次分頻采樣信號(hào)，以此實(shí)現(xiàn)對(duì)三相電網(wǎng)信號(hào)的頻率跟蹤，從而保證了鎖相同步電路為后續(xù)電力系統(tǒng)的監(jiān)控提供及時(shí)準(zhǔn)確的信號(hào)參數(shù)依據(jù)。
【專利說明】三相電網(wǎng)信號(hào)采樣的鎖相同步電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于電力供電【技術(shù)領(lǐng)域】，具體涉及一種三相電網(wǎng)信號(hào)采樣的鎖相同步電路。
【背景技術(shù)】
[0002]三相電網(wǎng)供電作為電力供電的一種方式，其供電質(zhì)量會(huì)影響到人們?nèi)粘５纳钣秒娰|(zhì)量。而對(duì)三相電網(wǎng)信號(hào)的采集，無疑成為電力系統(tǒng)實(shí)時(shí)控制、監(jiān)測(cè)、調(diào)度自動(dòng)化的重要前提環(huán)節(jié)。三相電網(wǎng)信號(hào)采集的及時(shí)性和準(zhǔn)確性會(huì)直接影響到電力系統(tǒng)監(jiān)控的質(zhì)量。如何能夠準(zhǔn)確快速地采集電力系統(tǒng)中的各個(gè)模擬量并加以分析，為電力系統(tǒng)的監(jiān)控提供及時(shí)準(zhǔn)確的信號(hào)參數(shù)依據(jù)，成為急待解決的技術(shù)問題。
實(shí)用新型內(nèi)容
[0003]為了解決上述技術(shù)問題，本實(shí)用新型提供了一種三相電網(wǎng)信號(hào)采樣的鎖相同步電路，該電路具有頻率跟蹤的功能，能確保在一個(gè)工頻周期內(nèi)為AD電路提供2n點(diǎn)的采樣數(shù)據(jù)，以保證FFT算法不因?yàn)槭Р蕉痤l譜泄漏。
[0004]所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，包括過零比較電路、選相電路和鎖相倍頻電路。所述過零比較電路的輸入端作為鎖相同步電路的輸入端連接至三相電網(wǎng)，過零比較電路的輸出端連接至選相電路的輸入端，選相電路的輸出端連接至鎖相倍頻電路的輸入端，鎖相倍頻電路的輸出端則作為鎖相同步電路的輸出端。
[0005]進(jìn)一步地，所述過零比較電路包括隔直濾波電路、偏壓電阻電路和運(yùn)算放大電路，所述隔直濾波電路的輸入端作為過零比較電路的輸入端連接至三相電網(wǎng)，隔直濾波電路的輸出端則通過偏壓電阻電路連接至運(yùn)算放大電路的輸入端，運(yùn)算放大電路的輸出端作為過零比較電路的輸出端連接至選相電路的輸入端。
[0006]進(jìn)一步地，所述隔直濾波電路包括第一電容、第二電容、第三電容、第一電阻和第二電阻，所述第一電容和第二電容的一端作為隔直濾波電路的輸入端連接至三相電網(wǎng)，第一電容和第二電容的另一端分別通過第一電阻和第二電阻連接至第三電容的第一端和第二端，第三電容的第一端和第二端作為隔直濾波電路的輸出端。
[0007]進(jìn)一步地，所述偏壓電阻電路包括第三電阻、第四電阻、第五電阻、第六電阻和第七電阻，所述第三電阻和第四電阻的一端共同連接至第三電容的第一端，第三電阻的另一端連接第一直流電源，第四電阻的另一端則接地，所述第五電阻和第六電阻的一端連接至第三電容的第二端，第五電阻的另一端連接第一直流電源，第六電阻的另一端則通過第七電阻接地。
[0008]進(jìn)一步地，所述運(yùn)算放大電路為一個(gè)運(yùn)算放大器，所述運(yùn)算放大器包括同相輸入端、反相輸入端和信號(hào)輸出端，所述同相輸入端連接至第三電容的第一端，所述反相輸入端連接至第三電容的第二端，所述信號(hào)輸出端則作為運(yùn)算放大電路的輸出端連接至選相電路的輸入端。[0009]進(jìn)一步地，所述選相電路包括邏輯門電路和多諧振蕩電路，所述邏輯門電路的輸入端作為選相電路的輸入端連接至過零比較電路的輸出端，邏輯門電路的輸出端則連接至多諧振蕩電路的輸入端，多諧振蕩電路的輸出端作為選相電路的輸出端連接至鎖相倍頻電路的輸入端。
[0010]進(jìn)一步地，所述邏輯門電路包括第八電阻和一個(gè)與門集成電路，所述第八電阻的一端作為邏輯門電路的輸入端連接至過零比較電路的輸出端，第八電阻的另一端則分別連接至與門集成電路的兩個(gè)輸入端，與門集成電路的輸出端作為邏輯門電路的輸出端連接至多諧振蕩電路的輸入端，同時(shí)，與門集成電路的輸出端作為選相電路的第一輸出端連接至鎖相倍頻電路的輸入端。
[0011]進(jìn)一步地，所述多諧振蕩電路包括延時(shí)電路和一個(gè)雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器，所述雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的輸入端作為多諧振蕩電路的輸入端連接至與門集成電路的輸出端，雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的輸出端作為選相電路的第二輸出端連接至鎖相倍頻電路的輸入端，所述延時(shí)電路連接至雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的延時(shí)信號(hào)輸入端。
[0012]進(jìn)一步地，所述延時(shí)電路包括第九電阻和第四電容，所述第九電阻的一端連接第二直流電源，第九電阻的另一端則通過第四電容接地，同時(shí)，第九電阻的另一端還連接至雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的延時(shí)信號(hào)輸入端。
[0013]進(jìn)一步地，所述鎖相倍頻電路包括可編程邏輯集成電路和鎖相環(huán)電路，所述可編程邏輯集成電路的輸入端作為鎖相倍頻電路的輸入端連接至選相電路的輸出端，可編程邏輯集成電路的輸出端連接至鎖相環(huán)電路的輸入端，鎖相環(huán)電路的輸出端則作為鎖相倍頻電路的輸出端。
[0014]本實(shí)用新型的有益效果在于:通過設(shè)置過零比較電路、選相電路和鎖相倍頻電路，并使從過零比較電路輸入的三相電網(wǎng)信號(hào)通過選相電路的選相后，從鎖相倍頻電路輸出與電壓信號(hào)源同步的2n次分頻采樣信號(hào)，以此實(shí)現(xiàn)對(duì)三相電網(wǎng)信號(hào)的頻率跟蹤，從而保證了鎖相同步電路為后續(xù)電力系統(tǒng)的監(jiān)控提供及時(shí)準(zhǔn)確的信號(hào)參數(shù)依據(jù)。
【專利附圖】

【附圖說明】
[0015]圖1是本實(shí)用新型所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路的原理框圖；
[0016]圖2是本實(shí)用新型所述的過零比較電路的電路原理圖；
[0017]圖3是本實(shí)用新型所述的選相電路的電路原理圖；
[0018]圖4是本實(shí)用新型所述的可編程邏輯集成電路的電路原理圖；
[0019]圖5是本實(shí)用新型所述的鎖相環(huán)電路的電路原理圖。
【具體實(shí)施方式】
[0020]下面將結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說明:
[0021]如圖1所示的三相電網(wǎng)信號(hào)采樣的鎖相同步電路，該電路包括過零比較電路、選相電路和鎖相倍頻電路。所述過零比較電路的輸入端作為鎖相同步電路的輸入端連接至三相電網(wǎng)，過零比較電路的輸出端連接至選相電路的輸入端，選相電路的輸出端連接至鎖相倍頻電路的輸入端，鎖相倍頻電路的輸出端則作為鎖相同步電路的輸出端。通過設(shè)置過零比較電路、選相電路和鎖相倍頻電路，并使從過零比較電路輸入的三相電網(wǎng)信號(hào)通過選相電路的選相后，從鎖相倍頻電路輸出與電壓信號(hào)源同步的2n次分頻采樣信號(hào)，以此實(shí)現(xiàn)對(duì)三相電網(wǎng)信號(hào)的頻率跟蹤，從而保證了鎖相同步電路為后續(xù)電力系統(tǒng)的監(jiān)控提供及時(shí)準(zhǔn)確的信號(hào)參數(shù)依據(jù)。
[0022]作為一種優(yōu)選的實(shí)施例，如圖2所示的過零比較電路包括由第一電容C97、第二電容C95、第三電容C101、第一電阻R46和第二電阻R47構(gòu)成的隔直濾波電路、由第三電阻R54、第四電阻R55、第五電阻R189、第六電阻R190和第七電阻R26構(gòu)成的偏壓電阻電路以及由一個(gè)運(yùn)算放大器U3A構(gòu)成的運(yùn)算放大電路。
[0023]所述第一電容C97和第二電容C95的一端作為隔直濾波電路的輸入端連接至三相電網(wǎng)，第一電容C97和第二電容C95的另一端分別通過第一電阻R46和第二電阻R47連接至第三電容ClOl的第一端和第二端，第三電容ClOl的第一端和第二端作為隔直濾波電路的輸出端。所述第三電阻R54和第四電阻R55的一端共同連接至第三電容ClOl的第一端，第三電阻R54的另一端連接第一直流電源AVdd，第四電阻R55的另一端則接地，所述第五電阻R189和第六電阻R190的一端連接至第三電容ClOl的第二端，第五電阻R189的另一端連接第一直流電源AVdd，第六電阻R190的另一端則通過第七電阻R26接地。所述運(yùn)算放大器U3A包括同相輸入端、反相輸入端和信號(hào)輸出端，所述同相輸入端連接至第三電容ClOl的第一端，所述反相輸入端連接至第三電容ClOl的第二端，所述信號(hào)輸出端則作為運(yùn)算放大電路的輸出端連接至選相電路的輸入端。
[0024]作為一種優(yōu)選的實(shí)施例,如圖3所不的選相電路包括由第八電阻R69和一個(gè)與門集成電路U35B構(gòu)成的邏輯門電路以及由延時(shí)電路和一個(gè)雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A構(gòu)成的多諧振蕩電路。
[0025]所述第八電阻R69的一端作為邏輯門電路的輸入端連接至過零比較電路的輸出端，第八電阻R69的另一端則分別連接至與門集成電路U35B的兩個(gè)輸入端，與門集成電路U35B的輸出端作為邏輯門電路的輸出端連接至多諧振蕩電路的輸入端，同時(shí)，與門集成電路U35B的輸出端作為選相電路的第一輸出端連接至鎖相倍頻電路的輸入端。所述雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A的輸入端作為多諧振蕩電路的輸入端連接至與門集成電路U35B的輸出端,雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A的輸出端作為選相電路的第二輸出端連接至鎖相倍頻電路的輸入端，所述延時(shí)電路連接至雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A的延時(shí)信號(hào)輸入端。
[0026]優(yōu)選的，所述延時(shí)電路包括第九電阻R81和第四電容C104，所述第九電阻R81的一端連接第二直流電源DVdd，第九電阻R81的另一端則通過第四電容C104接地，同時(shí)，第九電阻R81的另一端還連接至雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A的延時(shí)信號(hào)輸入端。
[0027]作為一種優(yōu)選的實(shí)施例，如圖4和圖5所示的鎖相倍頻電路包括可編程邏輯集成電路U23 (優(yōu)選采用XC9572XL_VQ64芯片)和鎖相環(huán)電路。所述鎖相環(huán)電路包括第十電阻R63、第十一電阻R87、第五電容C27和鎖相環(huán)芯片U6 (優(yōu)選采用⑶4046芯片)。所述第十電阻R63的兩端分別連接至鎖相環(huán)芯片U6的第9腳和第13腳。所述第五電容C27的一端連接鎖相環(huán)芯片U6的第9腳，另一端接地。所述第十一電阻R87的一端連接鎖相環(huán)芯片U6的第11腳，另一端接地。鎖相環(huán)芯片U6的第14腳連接至可編程邏輯集成電路U23的第50腳，用于傳輸PLL_IN信號(hào)的傳輸。鎖相環(huán)芯片U6的第3腳則連接至可編程邏輯集成電路U23的第63腳，用于BIN信號(hào)的傳輸?？删幊踢壿嫾呻娐稶23的第51腳、第52腳和第59腳連接至選相電路的第一輸出端，用于傳輸SQUARE_A信號(hào)、SQUARE_B信號(hào)和SQUARE_C信號(hào)?？删幊踢壿嫾呻娐稶23的第57腳和第58腳連接至選相電路的第二輸出端，用于傳輸BS_A信號(hào)和BS_B信號(hào)。鎖相環(huán)芯片U6的第4腳作為鎖相倍頻電路的輸出端,用于輸出PLL_OUT信號(hào)。
[0028]本實(shí)用新型所述電路的工作原理如下所述:
[0029]一組三相電網(wǎng)電壓差分信號(hào)Ua經(jīng)過隔直濾波電路的隔直濾波作用后，再經(jīng)過偏壓電阻電路的調(diào)整，最后從運(yùn)算放大器U3A的信號(hào)輸出端輸出一個(gè)與輸入信號(hào)同頻率的TTL電平的方波Signall信號(hào)。該Signall信號(hào)經(jīng)過邏輯門電路的與邏輯運(yùn)算后，從與門集成電路U35B的輸出端(即第6腳)輸出一個(gè)經(jīng)過整形后的、上升沿陡峭、波形規(guī)則并且頻率與輸入電壓相同的CMOS電平方波SQUARE_A信號(hào)。當(dāng)雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A的延時(shí)信號(hào)輸入端(即第I腳)在延時(shí)時(shí)間外沒有接收到SQUARE_A信號(hào)時(shí)，雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A的輸出端(即第4腳)將會(huì)輸出一個(gè)低電平BS_A信號(hào)。其它兩組電網(wǎng)電壓差分信號(hào)Ub和Uc經(jīng)相同的過零比較電路和選相電路后，產(chǎn)生SQUARE_B信號(hào)、BS_B信號(hào)和SQUARE_C信號(hào)，這些信號(hào)分別輸入可編程邏輯集成電路U23的第59腳、第58腳和第51腳。所述選相電路能自動(dòng)選擇有電壓的相別，在雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器U4A和可編程邏輯集成電路U23的邏輯控制選擇下，按一定規(guī)律選擇電壓相別，并根據(jù)選中相別的電壓產(chǎn)生過零信號(hào)提供給后續(xù)的鎖相倍頻電路。
[0030]所述鎖相倍頻電路經(jīng)上述選相電路產(chǎn)生的SQUARE_A、BS_A、SQUARE_B、BS_B、SQUARE_C進(jìn)入可編程邏輯集成電路U23，由可編程邏輯集成電路U23邏輯選擇電壓信號(hào)源，選中的同步信號(hào)源以PLL_IN信號(hào)和經(jīng)過2n次分頻后的BIN信號(hào)輸入鎖相環(huán)芯片U6進(jìn)行鎖相處理，并最終由鎖相環(huán)芯片U6的第4腳輸出與電壓信號(hào)源同步的2n次分頻采樣信號(hào)，從而實(shí)現(xiàn)對(duì)三相電網(wǎng)信號(hào)的頻率跟蹤，保證了鎖相同步電路為后續(xù)電力系統(tǒng)的監(jiān)控提供及時(shí)準(zhǔn)確的信號(hào)參數(shù)依據(jù)。
[0031]以上所述的內(nèi)容僅僅是本實(shí)用新型的具體實(shí)施例，并不是對(duì)本實(shí)用新型的限制。本領(lǐng)域的技術(shù)人員在該實(shí)施例的啟示下所作出的由常規(guī)技術(shù)手段變化所得的發(fā)明創(chuàng)造，都在本實(shí)用新型的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種三相電網(wǎng)信號(hào)采樣的鎖相同步電路，包括過零比較電路、選相電路和鎖相倍頻電路，其特征在于:所述過零比較電路的輸入端作為鎖相同步電路的輸入端連接至三相電網(wǎng)，過零比較電路的輸出端連接至選相電路的輸入端，選相電路的輸出端連接至鎖相倍頻電路的輸入端，鎖相倍頻電路的輸出端則作為鎖相同步電路的輸出端。
2.根據(jù)權(quán)利要求1所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述過零比較電路包括隔直濾波電路、偏壓電阻電路和運(yùn)算放大電路，所述隔直濾波電路的輸入端作為過零比較電路的輸入端連接至三相電網(wǎng)，隔直濾波電路的輸出端則通過偏壓電阻電路連接至運(yùn)算放大電路的輸入端，運(yùn)算放大電路的輸出端作為過零比較電路的輸出端連接至選相電路的輸入端。
3.根據(jù)權(quán)利要求2所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述隔直濾波電路包括第一電容、第二電容、第三電容、第一電阻和第二電阻，所述第一電容和第二電容的一端作為隔直濾波電路的輸入端連接至三相電網(wǎng)，第一電容和第二電容的另一端分別通過第一電阻和第二電阻連接至第三電容的第一端和第二端，第三電容的第一端和第二端作為隔直濾波電路的輸出端。
4.根據(jù)權(quán)利要求3所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述偏壓電阻電路包括第三電阻、第四電阻、第五電阻、第六電阻和第七電阻，所述第三電阻和第四電阻的一端共同連接至第三電容的第一端，第三電阻的另一端連接第一直流電源，第四電阻的另一端則接地，所述第五電阻和第六電阻的一端連接至第三電容的第二端，第五電阻的另一端連接第一直流電源，第六電阻的另一端則通過第七電阻接地。
5.根據(jù)權(quán)利要求4所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述運(yùn)算放大電路為一個(gè)運(yùn)算放大器，所述運(yùn)算放大器包括同相輸入端、反相輸入端和信號(hào)輸出端，所述同相輸入端連接至第三電容的第一端，所述反相輸入端連接至第三電容的第二端，所述信號(hào)輸出端則作為運(yùn)算放大電路的輸出端連接至選相電路的輸入端。
6.根據(jù)權(quán)利要求1所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述選相電路包括邏輯門電路和多諧振蕩電路·，所述邏輯門電路的輸入端作為選相電路的輸入端連接至過零比較電路的輸出端，邏輯門電路的輸出端則連接至多諧振蕩電路的輸入端，多諧振蕩電路的輸出端作為選相電路的輸出端連接至鎖相倍頻電路的輸入端。
7.根據(jù)權(quán)利要求6所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述邏輯門電路包括第八電阻和一個(gè)與門集成電路，所述第八電阻的一端作為邏輯門電路的輸入端連接至過零比較電路的輸出端，第八電阻的另一端則分別連接至與門集成電路的兩個(gè)輸入端，與門集成電路的輸出端作為邏輯門電路的輸出端連接至多諧振蕩電路的輸入端，同時(shí)，與門集成電路的輸出端作為選相電路的第一輸出端連接至鎖相倍頻電路的輸入端。
8.根據(jù)權(quán)利要求6所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述多諧振蕩電路包括延時(shí)電路和一個(gè)雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器，所述雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的輸入端作為多諧振蕩電路的輸入端連接至與門集成電路的輸出端，雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的輸出端作為選相電路的第二輸出端連接至鎖相倍頻電路的輸入端，所述延時(shí)電路連接至雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的延時(shí)信號(hào)輸入端。
9.根據(jù)權(quán)利要求8所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述延時(shí)電路包括第九電阻和第四電容，所述第九電阻的一端連接第二直流電源，第九電阻的另一端則通過第四電容接地，同時(shí)，第九電阻的另一端還連接至雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器的延時(shí)信號(hào)輸入端。
10.根據(jù)權(quán)利要求1所述三相電網(wǎng)信號(hào)采樣的鎖相同步電路，其特征在于:所述鎖相倍頻電路包括可編程邏輯集成電路和鎖相環(huán)電路，所述可編程邏輯集成電路的輸入端作為鎖相倍頻電路的輸入端連接至選相電路的輸出端，可編程邏輯集成電路的輸出端連接至鎖相環(huán)電路的輸 入端，鎖相環(huán)電路的輸出端則作為鎖相倍頻電路的輸出端。
【文檔編號(hào)】H03L7/18GK203645650SQ201320686833
【公開日】2014年6月11日 申請(qǐng)日期:2013年11月1日 優(yōu)先權(quán)日:2013年11月1日
【發(fā)明者】吳海強(qiáng), 李開信, 李花, 吳東梅 申請(qǐng)人:珠海中慧微電子有限公司