一種頻率綜合器的制造方法
【專利摘要】本實用新型公開了一種頻率綜合器，它由兩路低頻回路、兩路跳頻回路、一路高中頻回路以及控制回路組成，其中，跳頻回路由DDS器A、鎖相環(huán)單元A及濾波單元A組成,高中頻回路由DDS器B、鎖相環(huán)單元B及濾波單元B組成，低頻回路由DDS器C及濾波單元C組成，控制回路由CPLD控制器和時鐘源組成。本實用新型的有益效果是：跳頻采用DDS激勵PLL的方法來實現(xiàn)頻率合成的方案，低頻頻率采用DDS直接產(chǎn)生方式，充分體現(xiàn)軟件無線電的靈活性和可移植性，頻率合成器擁有很快的鎖定時間，而又保證較小的雜散、準(zhǔn)確的頻率精度、低的噪位噪聲、優(yōu)良頻譜純度和寬的跳頻范圍，達到了較高的技術(shù)指標(biāo)。
【專利說明】一種頻率綜合器
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種頻率綜合器，屬于無線電通訊【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]在通信【技術(shù)領(lǐng)域】，擴、跳頻技術(shù)以其低截獲率、保密性好、抗干擾、抗衰落能力強、多址連接靈活、對窄帶信號干擾小等特點，顯示出比其他傳輸體制無與倫比的優(yōu)越性，而廣泛應(yīng)用于導(dǎo)航、通信、遙控遙測等各個領(lǐng)域。
[0003]現(xiàn)代跳頻數(shù)字通信設(shè)備越來越復(fù)雜，高科技含量越來越高，抗干擾措施越來越來先進，跳頻速率越來越高，因此對通信設(shè)備的頻率綜合器提出了更高的要求，頻率合成器是擴頻電臺的關(guān)鍵核心部件之一，它的好壞直接影響電臺的通信質(zhì)量、頻率切換速度、通信建立的速度、抗干擾性能、系統(tǒng)的穩(wěn)定性、可靠性等。
實用新型內(nèi)容
[0004]本實用新型的目的在于提供一種頻率綜合器，克服現(xiàn)有技術(shù)的不足，能適應(yīng)快速跳頻，滿足抗干擾的要求。
[0005]本實用新型的目的是通過以下技術(shù)方案來實現(xiàn)的:一種頻率綜合器，它由兩路低頻回路、兩路跳頻回路、一路高中頻回路以及控制回路組成，其中，跳頻回路由DDS器A、鎖相環(huán)單元A及濾波單元A組成，高中頻回路由DDS器B、鎖相環(huán)單元B及濾波單元B組成，低頻回路由DDS器C及濾波單元C組成，控制回路由CPLD控制器和時鐘源組成，其中，DDS器A有兩個輸出端,其中一個輸出端和鎖相環(huán)單兀A的輸入端相連,另一個輸出端作為分頻輸出與濾波單元A的輸出端相連，鎖相環(huán)單元A的輸出端和濾波單元A的輸入端相連，濾波單元A的輸出端作為跳頻輸出端，DDS器B有兩個輸出端，其中一個輸出端和鎖相環(huán)單元B的輸入端相連，鎖相環(huán)單元B的輸出端和濾波單元B的輸入端相連，濾波單元B的輸出端作為高中頻輸出端，DDS器C有兩個輸出端，其中一個輸出端與濾波單元C的輸入端相連，另一個輸出端作為低頻輸出與，濾波單元C作為低頻輸出端，DDS器B的另一個輸出端和DDS器C的另一個輸出端同時作為分頻輸出與濾波單兀B的輸出端相連,CPLD控制器的輸入端與時鐘源的輸出端相連，CPLD控制器的輸出端分別與DDS器A、DDS器B以及DDS器C相連。
[0006]所述的濾波單元A、濾波單元B以及濾波單元C為低通濾波單元。
[0007]所述的CPLD控制器采用CPLD芯片。
[0008]所述的時鐘源為溫補型晶體振蕩器。
[0009]所述的DDS器A、DDS器B以及DDS器C采用AD9851DDS芯片。
[0010]本實用新型的有益效果在于:跳頻采用DDS激勵PLL的方法來實現(xiàn)頻率合成的方案，低頻頻率采用DDS直接產(chǎn)生方式，充分體現(xiàn)軟件無線電的靈活性和可移植性，頻率合成器擁有很快的鎖定時間，而又保證較小的雜散、準(zhǔn)確的頻率精度、低的噪位噪聲、優(yōu)良頻譜純度和寬的跳頻范圍，達到了較高的技術(shù)指標(biāo)?！緦＠綀D】

【附圖說明】
[0011]圖1為本實用新型的結(jié)構(gòu)示意圖；
[0012]圖2為本實用新型跳頻回路的流程圖；
[0013]圖3為本實用新型向DDS控制器輸入頻率控制的時序圖。
[0014]其中，1-DDS器A，2-鎖相環(huán)單元，3_濾波單元A，4-DDS器B，5_鎖相環(huán)單元B，6-濾波單元B，7-DDS器C，8-濾波單元C，9-CPLD控制器，10-時鐘源。
【具體實施方式】
[0015]下面結(jié)合附圖進一步描述本實用新型的技術(shù)方案，但要求保護的范圍并不局限于所述。
[0016]如圖1，一種頻率綜合器，它由兩路低頻回路、兩路跳頻回路、一路聞中頻回路以及控制回路組成，其中，跳頻回路由DDS器Al、鎖相環(huán)單元A2及濾波單元A3組成，高中頻回路由DDS器B4、鎖相環(huán)單元B5及濾波單元B6組成，低頻回路由DDS器C7及濾波單元CS組成，控制回路由CPLD控制器9和時鐘源10組成，其中，DDS器Al有兩個輸出端，其中一個輸出端和鎖相環(huán)單兀A2的輸入端相連,另一個輸出端作為分頻輸出與濾波單兀A3的輸出端相連，鎖相環(huán)單元A2的輸出端和濾波單元A3的輸入端相連，濾波單元A3的輸出端作為跳頻輸出端，DDS器B4有兩個輸出端，其中一個輸出端和鎖相環(huán)單元B5的輸入端相連，鎖相環(huán)單元B5的輸出端和濾波單元B6的輸入端相連，濾波單元B6的輸出端作為高中頻輸出端，DDS器C7有兩個輸出端,其中一個輸出端與濾波單兀C8的輸入端相連,另一個輸出端作為低頻輸出與，濾波單元C8作為低頻輸出端，DDS器B4的另一個輸出端和DDS器C7的另一個輸出端同時作為分頻輸出與濾波單兀B6的輸出端相連，CPLD控制器9的輸入端與時鐘源10的輸出端相連，CPLD控制器9的輸出端分別與DDS器Al、DDS器B4以及DDS器C7相連。
[0017]所述的濾波單元A3、濾波單元B6以及濾波單元C8為低通濾波單元。
[0018]所述的CPLD控制器9采用CPLD芯片。
[0019]所述的時鐘源10為溫補型晶體振蕩器。
[0020]所述的DDS器Al、DDS器B4以及DDS器C7采用AD9851DDS芯片。
[0021]如圖2，跳頻回路采用DDS+PLL方案實現(xiàn)，溫補晶振輸出的12.288MHz作為鑒相器的輸入，即鑒相頻率為12.288MHz, DDS控制器在這里作為一個分頻精密度極高的可變分頻器，由于鑒相頻率的提高，環(huán)路的總分頻比為:310/12.288-436/12.288 (25-35)，比通常的PLL集成電路小的多。而環(huán)路中的4分頻器，是為了給DDS合適的系統(tǒng)時鐘，范圍為77.5-109MHZ，符合對DDDS控制器時鐘的要求。DDS控制器設(shè)計主要包括控制接口、頻率控制字的計算、DDS輸出濾波器。對于快速跳頻而言，DDS控制器的鎖定時間快，但雜散輸出大，頻率范圍窄，而鎖相環(huán)單元即PLL的特性可以降低雜散的輸出，但鎖定時間相對較長，所以，用DDS控制器、PLL相結(jié)合的方案可以說是相互取長補短。
[0022]DDS控制器結(jié)合PLL的組合方式比較多，通常在不增加系統(tǒng)復(fù)雜度的同時又具有較好的相噪的方式是=DDS控制器激勵PLL方式和DDS控制器作為瑣相環(huán)的可編程分頻器。由于DDS控制器輸出頻率的缺陷，DDS控制器激勵PLL方式在本系統(tǒng)中對雜散的抑制不夠。所以，為了采用高的鑒相頻率來提升PLL的鎖定速度，又具有低的分辨率，同時具有較好的雜散抑制，經(jīng)過理論分析和多次反復(fù)實驗，本系統(tǒng)采用了 DDS控制器作為PLL的可編程分頻器方式，達到了滿意的效果。
[0023]跳頻頻率采用DDS控制器激勵PLL的方式，由于DDS控制器頻率控制字采用32位控制，因此頻率分辨率和頻率切換速度高，輸出頻率相位噪聲低。對于低中頻頻率，直接采用DDS控制器S產(chǎn)生，頻率算法采用軟件實現(xiàn)，可靈活設(shè)置頻點，便于模塊化和調(diào)試，低中頻頻率的相位噪聲優(yōu)于-95dBc/HZ/@lKHZ，雜散小于_70dB?？刂破鞑捎肅PLD實現(xiàn)，可根據(jù)控制指令輸出不同的頻點，并檢測電路的工作情況，輸出頻率鎖定指示信號。
[0024]CPLD芯片產(chǎn)生DDS控制器所需的控制指令，DDS控制器按控制指令生成所需頻率，通過低通濾波電路輸出頻率純凈的低頻頻率，本實用新型生成的低頻頻率為20.16MH和32.256MH，頻率輸出范圍可在小于50MH的范圍內(nèi)通過程序進行靈活設(shè)置。同時CPLD芯片產(chǎn)生DDS控制器所需的控制指令，DDS控制器按控制指令生成所需的鑒相頻率，鑒相器將DDS控制器產(chǎn)生的頻率與參考頻率鑒相產(chǎn)生誤差信號，控制VCO輸出符合要求的頻率，本實用新型輸出的高中頻頻率為909.84MH,頻率范圍可以在800?960MH范圍內(nèi)通過程序靈活設(shè)置。
[0025]如圖3，對于控制接口采用CPLD芯片控制的方式來完成向DDS控制器輸入頻率控制，在W_CLK的上升延將一個8Bit控制字送入DDS控制器的輸入數(shù)據(jù)寄存器，總共送5個，在FQ_UD的上升延到來時，DDS控制器開始合成頻率。
【權(quán)利要求】
1.一種頻率綜合器，其特征在于:它由兩路低頻回路、兩路跳頻回路、一路聞中頻回路以及控制回路組成，其中，跳頻回路由DDS器A (I)、鎖相環(huán)單元A (2)及濾波單元A (3)組成，高中頻回路由DDS器B (4)、鎖相環(huán)單元B (5)及濾波單元B (6)組成，低頻回路由DDS器C (7)及濾波單元C (8)組成，控制回路由CPLD控制器(9)和時鐘源(10)組成，其中，DDS器A (I)有兩個輸出端,其中一個輸出端和鎖相環(huán)單兀A (2)的輸入端相連,另一個輸出端作為分頻輸出與濾波單元A (3)的輸出端相連，鎖相環(huán)單元A (2)的輸出端和濾波單元A (3)的輸入端相連，濾波單元A (3)的輸出端作為跳頻輸出端，DDS器B (4)有兩個輸出端，其中一個輸出端和鎖相環(huán)單元B (5)的輸入端相連，鎖相環(huán)單元B (5)的輸出端和濾波單元B (6)的輸入端相連，濾波單元B (6)的輸出端作為高中頻輸出端，DDS器C (7)有兩個輸出端，其中一個輸出端與濾波單兀C (8)的輸入端相連,另一個輸出端作為低頻輸出與，濾波單元C (8)作為低頻輸出端，DDS器B (4)的另一個輸出端和DDS器C (7)的另一個輸出端同時作為分頻輸出與濾波單元B (6)的輸出端相連，CPLD控制器(9)的輸入端與時鐘源(10)的輸出端相連，CPLD控制器(9)的輸出端分別與DDS器A (1)、DDS器B (4)以及DDS器C (7)相連。
2.根據(jù)權(quán)利要求1所述的頻率綜合器，其特征在于:所述的濾波單元A(3)、濾波單元B (6)以及濾波單元C (8)為低通濾波單元。
3.根據(jù)權(quán)利要求1所述的頻率綜合器，其特征在于:所述的CPLD控制器(9)采用CPLD-H-* I I心/T O
4.根據(jù)權(quán)利要求1所述的頻率綜合器，其特征在于:所述的時鐘源(10)為溫補型晶體振蕩器。
5.根據(jù)權(quán)利要求1所述的頻率綜合器，其特征在于:所述的DDS器A(1)、DDS器B (4)以及DDS器C (7)采用AD9851DDS芯片。
【文檔編號】H03L7/18GK203457138SQ201320570307
【公開日】2014年2月26日 申請日期:2013年9月13日 優(yōu)先權(quán)日:2013年9月13日
【發(fā)明者】潘吉華, 馬明峰, 魏旭, 竇立剛 申請人:貴州航天天馬機電科技有限公司