一種雙模靜電放電保護(hù)io電路的制作方法
【專利摘要】本發(fā)明涉及微電子學(xué)中的集成電路(IC：Integrated?Circuit)靜電放電(ESD：Electro-Static?Discharge)保護(hù)設(shè)計【技術(shù)領(lǐng)域】，公開了一種雙模靜電放電保護(hù)I／O(Input／Output)電路，其特征在于，本發(fā)明中一級保護(hù)電路與二級保護(hù)電路協(xié)同設(shè)計，提供ESD大電流放電通路的同時，通過雙向電壓箝位保護(hù)技術(shù)，實現(xiàn)對內(nèi)核電路的全面保護(hù)，通過限流保護(hù)技術(shù)，實現(xiàn)對ESD電路本身的保護(hù)。該發(fā)明對人體模型放電和電子槍模型放電兩種不同的放電模式都可以提供針對性的放電通路和針對性的保護(hù)，為一種雙模靜電放電保護(hù)I／O電路。
【專利說明】—種雙模靜電放電保護(hù)IO電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種雙模靜電放電保護(hù)I / O電路，適用于集成電路靜電放電保護(hù)設(shè)計，尤其適用于人體放電模型和電子槍放電模型的雙重模式的靜電放電保護(hù)設(shè)計。
【背景技術(shù)】
[0002]隨著集成電路制造工藝水平相繼進(jìn)入深亞微米時代、納米時代，集成電路中的MOS晶體管都采用淺摻雜結(jié)構(gòu)LDD (Lightly Doped Drain);硅化物覆蓋于MOS晶體管擴(kuò)散區(qū)上；多晶化合物工藝用于減小柵極多晶的串聯(lián)電阻；而且MOS晶體管柵極氧化層厚度越來越薄，溝道長度越來越小。這些改進(jìn)都提高了芯片的集成度和提高芯片的運(yùn)算速度，降低芯片功耗，但是對于深亞微米集成電路的靜電放電設(shè)計，卻帶來了很大的弊端，因為集成電路所面臨的靜電環(huán)境沒有改變，但工藝進(jìn)步導(dǎo)致器件更加脆弱，其本身的可靠性大大降低，容易造成集成電路產(chǎn)品的可靠性下降。對于深亞微米工藝制造的器件，其耐壓約25V左右，對于納米工藝器件，其耐壓將下降到20V以下，甚至IOV以下，因此這給ESD設(shè)計帶來的巨大挑戰(zhàn)就是要避免集成電路內(nèi)部任意兩節(jié)點(diǎn)之間出現(xiàn)較大的電壓差，否則很容易發(fā)生擊穿失效。
[0003]集成電路從生產(chǎn)到封裝、測試、運(yùn)輸、應(yīng)用，整個生命周期都會面臨各種難以預(yù)知的靜電環(huán)境，造成靜電損傷。為了研究和測量集成電路ESD放電能力，業(yè)內(nèi)建立了多種靜電放電模型。針對集成電路元器件的靜電環(huán)境特點(diǎn)，有以人體模型(HBM:Human Body Model)為代表的靜電放電模型。針對電子系統(tǒng)應(yīng)用的靜電環(huán)境特點(diǎn)，有以電子槍模型(E-Gun)為代表的靜電放電模型。因為靜電環(huán)境的差異，HBM和E-Gun模型也存在差異，E-Gun模型放電電流更大，速度更快，在相同的靜電水平下，E-Gun放電電流是HBM的近5倍。所以，即使集成電路可以通過一定水平的HBM測試，但同水平的E-Gun測試，仍然可能對集成電路產(chǎn)品造成靜電損傷。
[0004]集成電路內(nèi)部集成了數(shù)目眾多的微米甚至納米尺度的器件結(jié)構(gòu)，主要包括I / O器件和內(nèi)核器件，I / O主要提供信號傳輸通道和電源偏置，內(nèi)核器件實現(xiàn)一定的功能模塊形成內(nèi)核電路。I / O結(jié)構(gòu)中，從PAD向內(nèi)進(jìn)入內(nèi)核電路，一般連接到內(nèi)核PMOS器件(連接至VDD)和內(nèi)核NMOS器件(連接至GND)。當(dāng)集成電路發(fā)生靜電放電時，靜電會首先通過I / O進(jìn)入集成電路內(nèi)部，可能直接通過電源線從另一個I / O流出，也可能進(jìn)入內(nèi)核電路(通常由PMOS和NMOS構(gòu)成)再從另一個I / O流出。因此內(nèi)核電路中與I / O PAD直接相連的NMOS和PMOS非常容易發(fā)生靜電放電損傷。當(dāng)ESD電流流經(jīng)這些器件時，這些器件等效為一定的導(dǎo)通電阻，因此沿著ESD路徑會形成一定的電壓差，如果某兩個節(jié)點(diǎn)之間的電壓差超過節(jié)點(diǎn)相連的器件的擊穿電壓，將造成擊穿失效。例如，納米工藝中，內(nèi)核器件的擊穿電壓可能低于10V，如果ESD電流在內(nèi)核器件兩端形成的電壓差超過了 10V，將會造成該器件靜電擊穿失效。
[0005]由于HBM和E-Gun模型的放電電流存在較大差異，以業(yè)內(nèi)通用的最低防護(hù)要求2000V靜電水平為例，HBM放電電流約1.33A，而E-Gun模型放電電流約6.5A，同樣流經(jīng)一個導(dǎo)通電阻2ohm的器件時,在HBM下,產(chǎn)生的電壓差約2.7V,遠(yuǎn)低于器件的擊穿電壓，內(nèi)核電路比較安全，但是在E-Gun模型下，產(chǎn)生的電壓差約13V，已經(jīng)超過了一些器件的擊穿電壓，器件會被擊穿，電路將發(fā)生ESD失效。因此，如何降低器件兩端或者電路兩節(jié)點(diǎn)之間的電壓差，成為ESD保護(hù)設(shè)計的關(guān)鍵。既要保證足夠的放電能力，即釋放大電流，還要降低節(jié)點(diǎn)之間的電壓差，這本身成為一種矛盾。通過一級保護(hù)提供大電流放電通路，通過二級保護(hù)提供局部的電壓箝位保護(hù)，成為一種有效的ESD保護(hù)設(shè)計方法。

【發(fā)明內(nèi)容】

[0006]為了解決上述問題，本發(fā)明將一級保護(hù)和二級保護(hù)協(xié)同設(shè)計，即保障了大電流的放電能力，同時對局部箝位，使輸入對電源和輸入對地雙方向上都被限制在較低的電壓差水平，而且保護(hù)電路本身也具有足夠ESD可靠性。
[0007]本發(fā)明主要由一級保護(hù)電路和二級保護(hù)電路構(gòu)成。一級保護(hù)電路包括I / O PAD與VDD之間的P型ESD器件101，可以提供PAD和VDD的之間的雙方向的靜電放電通路，由PMOS或者P型dl / Ode ( 二極管)構(gòu)成。一級保護(hù)電路包括I / O PAD與GND之間的N型ESD器件102，可以提供PAD和GND的之間的雙方向的靜電放電通路，由NMOS或者N型dl / Ode (二極管)構(gòu)成。在HBM靜電放電和E-Gun模型靜電放電情況下，大電流將主要通過101和102形成放電通道，將I / O上的靜電荷轉(zhuǎn)移到VDD或者GND上，從而安全釋放。
[0008]二級保護(hù)主要由103-106構(gòu)成。輸入電阻103和二級保護(hù)NM0S105構(gòu)成對GND的二級保護(hù)結(jié)構(gòu)，箝位保護(hù)內(nèi)核電路中接地的NMOS器件，當(dāng)I / O PAD與GND之間出現(xiàn)較大的電壓差時，內(nèi)核電路中的NMOS結(jié)構(gòu)存在擊穿風(fēng)險，通過二級保護(hù)NM0S105可以將內(nèi)核電路中的NMOS箝位至安全水平，通過輸入電阻103可以對二級保護(hù)NM0S105進(jìn)行限流保護(hù)，避免二級保護(hù)NMOS被大電流擊穿。輸入電阻104和二級保護(hù)PM0S106構(gòu)成對VDD的二級保護(hù)結(jié)構(gòu)，箝位保護(hù)內(nèi)核電路中接電源的PMOS器件。當(dāng)I / O PAD與VDD之間出現(xiàn)較大的電壓差時，內(nèi)核電路中的PMOS結(jié)構(gòu)存在擊穿風(fēng)險，通過二級保護(hù)PM0S106可以將內(nèi)核電路中的PMOS箝位至安全水平，通過輸入電阻104可以對二級保護(hù)PM0S106進(jìn)行限流保護(hù)，避免二級保護(hù)PMOS被大電流擊穿。同時當(dāng)VDD與GND之間出現(xiàn)較大電壓差時，105和106存在擊穿風(fēng)險，此時輸入電阻104可以對105和106進(jìn)行限流保護(hù)，避免了 105和106擊穿失效。因此該發(fā)明針對I / 0、VDD、GND三端，在保證釋放大電流能力的情況下，無論任何兩點(diǎn)之間出現(xiàn)靜電放電引起的大電壓差時，都可以提供對內(nèi)核電路的箝位保護(hù)，對內(nèi)核電路進(jìn)行全面的ESD保護(hù)。
[0009]該電路即可以提供HBM保護(hù)能力，針對E-Gun模型也可以提供足夠的保護(hù)能力，形成雙重模式的靜電放電保護(hù)。
【專利附圖】

【附圖說明】
[0010]下面結(jié)合附圖，對本發(fā)明進(jìn)行詳細(xì)描述
[0011]圖1本發(fā)明的I / O電路結(jié)構(gòu)；
[0012]圖2本發(fā)明I / O電路電子槍模型放電的放電通路；
[0013]圖3本發(fā)明I / O電路人體模型放電的放電通路。【具體實施方式】
[0014]本發(fā)明所述是一種雙模靜電放電保護(hù)I / O電路，不僅可以實現(xiàn)HBM放電的保護(hù)，還可以對E-Gun模型放電提供保護(hù)，實施方案如下:
[0015]如圖2，為本發(fā)明I / O電路E-Gun模型放電時的放電通路。以I / O-GND正向2000V靜電放電為例，此時GND接地，對I / O PAD進(jìn)行正電荷靜電放電。
[0016]首先，一級保護(hù)的NESD202會導(dǎo)通放電，形成如圖2中從PAD經(jīng)202到GND的大電流放電通路，該路徑為主要靜電放電通路之一。此時PAD端電壓將超過10V，因此二級保護(hù)NM0S205也會導(dǎo)通，將內(nèi)核電路對GND箝位在安全水平，同時由于輸入保護(hù)電阻203的作用，對205進(jìn)行限流保護(hù)，以避免大電流經(jīng)過205將其擊穿，因此形成如圖2中由I / O PAD經(jīng)203至205到GND的小電流通路，該小電流主要作用是對內(nèi)部電路提供箝位保護(hù)，對釋放靜電電荷作用較小。
[0017]第二，一級保護(hù)的PESD201也會導(dǎo)通放電，靜電電流通過201從VDD，經(jīng)過電源箝位電路208釋放到GND形成大電流放電通路，該路徑為主要靜電放電通路之二。此時由于E-Gun放電電流達(dá)到6.5A，I / O PAD與VDD之間的電壓差也會超過10V，因此二級保護(hù)PM0S206會導(dǎo)通，將內(nèi)核電路對VDD箝位在安全水平，同時由于輸入保護(hù)電阻203、204的作用，對206進(jìn)行限流保護(hù)，以避免大電流流經(jīng)206將其擊穿，因此形成如圖2中由I / O PAD經(jīng)203、204至206到VDD的小電流通路，該小電流主要作用是對內(nèi)部電路提供箝位保護(hù)，對釋放靜電電荷作用較小。
[0018]E-Gun放電電流比較大，此時VDD的電壓通常會達(dá)到20V以上，超過了 205和206的開啟電壓和，所以也存在如圖2中的一條從VDD經(jīng)過206和205到GND的電流通路，為了避免205和206被大電路擊穿，輸入保護(hù)電阻204可以對該路徑提供限流保護(hù)。
[0019]如圖3，為本發(fā)明電路HBM放電時的放電通路。同樣以I / O-GND正向2000V靜電放電為例，此時GND接地，對I / O PAD進(jìn)行正電荷靜電放電。
[0020]首先，一級保護(hù)的NESD302會導(dǎo)通放電，形成如圖3中從PAD經(jīng)302到GND的大電流放電通路，該路徑為主要靜電放電通路之一。此時PAD端電壓將超過10V，因此二級保護(hù)NM0S305也會導(dǎo)通，將內(nèi)核電路對GND箝位在安全水平，同時由于輸入保護(hù)電阻303的作用，對305進(jìn)行限流保護(hù)，以避免大電流經(jīng)過305將其擊穿，因此形成如圖3中由I / O PAD經(jīng)303至305到GND的小電流通路，該小電流主要作用是對內(nèi)部電路提供箝位保護(hù)，對釋放靜電電荷作用較小。
[0021 ] 第二，一級保護(hù)的PESD301也會導(dǎo)通放電，靜電電流通過301從VDD，經(jīng)過電源箝位電路308釋放到GND形成大電流放電通路，該路徑為主要靜電放電通路之二。此時由于HBM放電電流只有1.33A, I / O PAD與VDD之間的電壓差遠(yuǎn)低于10V，因此內(nèi)核電路的PMOS不存在擊穿風(fēng)險，二級保護(hù)PM0S306也不會導(dǎo)通。
[0022]本發(fā)明中一級保護(hù)電路與二級保護(hù)電路協(xié)同設(shè)計。提供ESD放電通路的同時，通過雙向電壓箝位保護(hù)技術(shù)，實現(xiàn)對內(nèi)核電路的保護(hù)，通過限流技術(shù)，實現(xiàn)對ESD電路本身的保護(hù)。HBM放電和E-Gun放電特點(diǎn)不同，該發(fā)明即可以實現(xiàn)HBM放電保護(hù),又可以實現(xiàn)E-Gun放電保護(hù)，為一種雙模靜電放電保護(hù)I / O電路。
【權(quán)利要求】
1.一種雙模靜電放電保護(hù)I / O電路，其特征在于，該電路包含一級保護(hù)電路，二級保護(hù)電路，其中: 一級保護(hù)電路包括I / O PAD與電源VDD之間的P型ESD器件101，I / O PAD至地GND之間的N型ESD器件102，提供I / O-VDD和I / O-GND之間的大電流放電能力； 二級保護(hù)電路包括由輸入電阻103和NM0S105構(gòu)成的對GND的保護(hù)箝位電路I以及輸入電阻104和PM0S106構(gòu)成的對VDD的保護(hù)箝位電路2，通過NM0S105將內(nèi)核電路中的NMOS箝位至安全水平，通過輸入電阻103對NM0S105進(jìn)行限流保護(hù)，避免NM0S105被大電流擊穿；PM0S106將內(nèi)核電路中的PMOS箝位至安全水平，通過輸入電阻104對PM0S106進(jìn)行限流保護(hù)，避免PMOS106被大電流擊穿。
2.如權(quán)利要求1所述的電路，其特征在于P型ESD器件101由PMOS管或者P型二極管構(gòu)成。
3.如權(quán)利要求1所述的電路，其特征在于在HBM靜電放電和E-Gun模型靜電放電情況下，大電流將主要通過101和102形成放電通道，將I / O上的靜電荷轉(zhuǎn)移到VDD或者GND上，從而安全釋放。
4.如權(quán)利要求1所述的電路，其特征在于針對I/ O、VDD、GND三端，在保證釋放大電流能力的情況下，無論任何兩點(diǎn)之間出現(xiàn)靜電放電引起的大電壓差時，都可以提供對內(nèi)核電路的箝位保護(hù)，對內(nèi)核電路進(jìn)行ESD保護(hù)。
5.如權(quán)利要求1所述的電路，其特征在于當(dāng)VDD與GND之間出現(xiàn)較大電壓差時，輸入電阻104可以對NM0S105和PM0S106進(jìn)行限流保護(hù)，避免了 NM0S105和PM0S106擊穿失效。
【文檔編號】H03K19/003GK103646944SQ201310636544
【公開日】2014年3月19日 申請日期:2013年12月3日 優(yōu)先權(quán)日:2013年12月3日
【發(fā)明者】李志國, 孫磊 申請人:北京中電華大電子設(shè)計有限責(zé)任公司