基于fpga的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路。并串?dāng)?shù)據(jù)轉(zhuǎn)換電路由數(shù)據(jù)輸出選擇器及可產(chǎn)生選擇脈沖的脈沖產(chǎn)生單元組成。數(shù)據(jù)輸出選擇器為一個N選1的選擇器，脈沖產(chǎn)生單元由延時單元、反相器及與門構(gòu)成，并使用布局布線約束技術(shù)使延時單元延時精確可控。本發(fā)明通過編程可實現(xiàn)高達吉赫茲的串行傳輸速度，并使用FPGA設(shè)計實現(xiàn)，具有較高的精確度、較強的通用性和適用性。
【專利說明】基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于一種并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，特別是一種基于FPGA的傳輸速度達吉赫茲并串?dāng)?shù)據(jù)轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路用于將多位的并行數(shù)據(jù)轉(zhuǎn)換為一位的串行數(shù)據(jù)。
[0003]目前FPGA中并串?dāng)?shù)據(jù)的轉(zhuǎn)換主要通過并串?dāng)?shù)據(jù)轉(zhuǎn)換的硬核來實現(xiàn)。并串?dāng)?shù)據(jù)的硬核只會在中高端的FPGA中出現(xiàn)，從而限制了低端FPGA的應(yīng)用。而且由于硬核數(shù)量的限制，當(dāng)并串?dāng)?shù)據(jù)轉(zhuǎn)換需求較大時，需要使用專用的芯片來實現(xiàn)，這加大了成本，且由于引腳的增加，給電路設(shè)計帶來極大的不便。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，這種電路能夠?qū)崿F(xiàn)將任意位寬的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。
[0005]實現(xiàn)本發(fā)明的技術(shù)解決方案是設(shè)計一種基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，包括數(shù)據(jù)輸出選擇器及脈沖產(chǎn)生單元。所描述的數(shù)據(jù)輸出選擇器由N選I選擇器構(gòu)成，所描述的脈沖產(chǎn)生單元由延時單元、反相器及與門構(gòu)成，脈沖產(chǎn)生單元的數(shù)量等于并行數(shù)據(jù)的位寬，脈沖產(chǎn)生單元使用布局布線約束技術(shù)，實現(xiàn)脈沖的寬度等于輸入并行數(shù)據(jù)時鐘的周期除以并行數(shù)據(jù)位寬。
[0006]所描述的N選I選擇器、延時單元、反相器及與門均由FPGA的查找表實現(xiàn)。
[0007]所描述的布局布線約束技術(shù)使延時電路的陣列結(jié)構(gòu)固定在FPGA內(nèi)部，使用布局布線約束技術(shù)使脈沖精度可控。
[0008]將脈沖產(chǎn)生單元拓展，即增加脈沖產(chǎn)生單元的個數(shù)，可實現(xiàn)任意位并行數(shù)據(jù)的串行轉(zhuǎn)換，具有較高的適用性。
[0009]本發(fā)明應(yīng)用于FPGA中，可實現(xiàn)高達吉赫茲的串行傳輸速度。
[0010]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點:
1.低端FPGA中沒有并串?dāng)?shù)據(jù)轉(zhuǎn)換的硬核，該發(fā)明可使低端FPGA直接實現(xiàn)并串?dāng)?shù)據(jù)轉(zhuǎn)換功能。
[0011]2.由于高端FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換硬核數(shù)量限制，當(dāng)并串?dāng)?shù)據(jù)轉(zhuǎn)換需求較大時，需要使用專用的芯片來實現(xiàn)，該發(fā)明可以替代專用芯片在FPGA中實現(xiàn)并串?dāng)?shù)據(jù)轉(zhuǎn)換，給電路設(shè)計帶來極大的便利。
【專利附圖】

【附圖說明】
[0012]圖1是4位并行數(shù)據(jù)轉(zhuǎn)串行輸出電路的總體結(jié)構(gòu)。
[0013]圖2是4選I選擇器。
[0014]圖3是脈沖產(chǎn)生單元I。[0015]圖4是延時單元。
[0016]圖5是基本延時單元。
[0017]圖6是反相器。
[0018]圖7是與門。
【具體實施方式】
[0019]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明確，以下參照附圖對本發(fā)明進一步詳細說明。
[0020]本發(fā)明提供了一種基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，由數(shù)據(jù)輸出選擇器及脈沖產(chǎn)生單元組成，具體實施結(jié)構(gòu)如圖1所示。圖1所示的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路能夠?qū)崿F(xiàn)4位并行數(shù)據(jù)轉(zhuǎn)換成串行輸出；跟據(jù)用戶需求，拓展脈沖產(chǎn)生單元，可實現(xiàn)任意位寬的并串?dāng)?shù)據(jù)轉(zhuǎn)換。本發(fā)明以圖1所示電路為例說明具體的實施方式。下面對各部分結(jié)構(gòu)進行詳細介紹:
數(shù)據(jù)選擇器，如圖1所示，為一個4選I選擇器。并行數(shù)據(jù)通過4選I選擇器輸出成串行數(shù)據(jù)。
[0021]4選I選擇器，如圖2所示，由FPGA內(nèi)部的查找表實現(xiàn)，對其編程使A0、Al、A2及A3為信號輸入端，分別連接4位的并行輸入數(shù)據(jù)，A4、A5、A6及A7為選擇控制端，可選擇從A0、A1、A2及A3輸入的信號,信號經(jīng)過查找表后從O端輸出。
[0022]脈沖產(chǎn)生單元1，如圖3所示，由延時單元、反相器及與門實現(xiàn)。脈沖產(chǎn)生單元I的輸入是輸入數(shù)據(jù)的時鐘CLKO，CLKO經(jīng)過延時單元產(chǎn)生時鐘CLK1，CLKl經(jīng)過反相器與CLKO相與得到脈沖I。脈沖產(chǎn)生單元2的輸入是脈沖產(chǎn)生單元I的輸出時鐘CLKl，以此類推，脈沖產(chǎn)生單元N的輸入是脈沖產(chǎn)生單元N-1的輸出時鐘。
[0023]延時單元，如圖4所示，由η個基本延時單元級聯(lián)構(gòu)成。信號從input端輸入可選擇延時單元，從output端輸出，每經(jīng)過一個基本延時單元就會延時最小延時時間，連續(xù)通過η個基本延時單元就會延時η個最小延時時間?；狙訒r單元的數(shù)目η是Τ/4-1 (時鐘周期除以并行數(shù)據(jù)位寬后減去反相器的延時)。
[0024]基本延時單元，如圖5所示，由FPGA內(nèi)部的查找表實現(xiàn)，對其編程使Α0、Al、Α2端輸入為O,信號從A3端輸入,經(jīng)過查找表后延時，從O端輸出。信號經(jīng)過查找表后延時最小延時時間，不同型號的FPGA芯片，最小延時時間略有差異。
[0025]反相器，如圖6所示，由FPGA內(nèi)部的查找表實現(xiàn)，對其編程使Α0、Al、Α2端輸入為0，信號從A3端輸入,經(jīng)過查找表后延時，從O端輸出。
[0026]與門，如圖7所示，由FPGA內(nèi)部的查找表實現(xiàn)，對其編程使Α0、Al端輸入為0，信號從Α2、A3端輸入,經(jīng)過查找表后延時，從O端輸出。
[0027]通過布局布線技術(shù)，使得脈沖產(chǎn)生單元產(chǎn)生的脈沖寬度精確可控。
[0028]本發(fā)明能夠?qū)崿F(xiàn)并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其中脈沖產(chǎn)生單元的數(shù)目及脈沖寬度由輸入數(shù)據(jù)的位寬決定，可實現(xiàn)不同位寬數(shù)據(jù)的并串轉(zhuǎn)換。如需實現(xiàn)N位數(shù)據(jù)的并串轉(zhuǎn)換,則可以使用N個脈沖產(chǎn)生單元，并通過編程及布局布線技術(shù)使每個脈沖寬度為Τ/Ν(時鐘周期除以數(shù)據(jù)位寬)。
【權(quán)利要求】
1.一種基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:包括數(shù)據(jù)輸出選擇器及N個脈沖產(chǎn)生單元。
2.根據(jù)權(quán)利要求1所描述的基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:所述脈沖產(chǎn)生單元由延時單元、反相器及與門構(gòu)成，脈沖產(chǎn)生單元I的輸入時鐘為輸入數(shù)據(jù)的時鐘CLKO, CLKO經(jīng)過延時單元得到輸出時鐘CLKl，CLKl再經(jīng)過反相器后與CLKO —起連接到與門得到脈沖I ;脈沖產(chǎn)生單元2的輸入時鐘為脈沖產(chǎn)生單元I的輸出時鐘，以此類推，脈沖產(chǎn)生單元N的輸入時鐘為脈沖產(chǎn)生單元N-1的輸出時鐘。
3.根據(jù)權(quán)利要求1所描述的基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:所述數(shù)據(jù)選擇器為一個N選I選擇器，N由輸入數(shù)據(jù)位寬決定，并由FPGA的查找表實現(xiàn)，從而實現(xiàn)數(shù)據(jù)串行輸出。
4.根據(jù)權(quán)利要求1所描述的基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:延時單元由FPGA的查找表實現(xiàn)。
5.根據(jù)權(quán)利要求1所描述的基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:反相器由FPGA的查找表實現(xiàn)。
6.根據(jù)權(quán)利要求1所描述的基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:與門由FPGA的查找表實現(xiàn)。
7.根據(jù)權(quán)利要求1所描述的基于FPGA的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于:脈沖產(chǎn)生單元使用布局布線約束技術(shù)，實現(xiàn)脈沖的精確可控。
【文檔編號】H03M9/00GK103746707SQ201310538449
【公開日】2014年4月23日 申請日期:2013年11月4日 優(yōu)先權(quán)日:2013年11月4日
【發(fā)明者】李洪濤, 陳誠, 顧陳, 朱曉華, 曾文浩, 王超宇 申請人:南京理工大學(xué)