超多輸入編碼器的制造方法
【專利摘要】本發(fā)明公開了一種超多輸入編碼器，包括n級編碼處理矩陣，第i級編碼處理矩陣數(shù)量為ki個，第i級第j個編碼處理矩陣命名為Mij，j的取值范圍為1至ki；編碼處理矩陣Mij的矩陣行信號線數(shù)量為，矩陣列信號線數(shù)量為，編碼處理矩陣Mij包括個編碼輸入電路，還包括X個通用編碼電路，X為自然數(shù)；編碼輸入信號數(shù)量N為2的自然數(shù)次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第n級編碼處理矩陣依次相連，所述超多輸入編碼器還設(shè)置有停止因數(shù)s。本發(fā)明的超多輸入編碼器具有如下優(yōu)點：減少了編碼器輸出引腳的數(shù)量；使得本超多輸入編碼器的集成度更高；使得本超多輸入編碼器工程實踐可行性強、編碼器延時小、可以處理超多編碼輸入信號和功耗低。
【專利說明】超多輸入編碼器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及二進制編碼領(lǐng)域，特別是一種超多輸入編碼器。
【背景技術(shù)】
[0002]目前現(xiàn)有的編碼器芯片編碼輸入信號數(shù)量最多為八個輸入，編碼器的輸出為3個二進制編碼。如果要對十六個或者三十二個編碼輸入信號進行編碼，可以采用多塊八三編碼器進行串聯(lián)，編碼器的輸出采用多級邏輯電路進行后續(xù)處理，后續(xù)處理的目的是將6個或12個編碼輸出引腳融合為4個或者5個。但是當編碼輸入信號的數(shù)量不斷增加，使用的編碼器數(shù)量繁多，編碼器輸出引腳數(shù)量巨大，使用的后續(xù)處理電路級數(shù)快速上升，后續(xù)處理邏輯電路結(jié)構(gòu)復(fù)雜。如編碼輸入信號數(shù)量為1024時，需要128個編碼器，編碼器的輸出引腳數(shù)量為384個，而如何將384個引腳融合為10個引腳；如編碼輸入信號數(shù)量為一兆(1048576)個時，需要131072個編碼器，編碼器輸出引腳數(shù)量多達393216個，而又如何將這393216個輸出引腳通過后續(xù)處理邏輯電路融合為20個引腳？在這種情況下，編碼器數(shù)量多，但這不是困難的，困難的是后續(xù)處理邏輯電路級數(shù)非常大，結(jié)構(gòu)異常復(fù)雜，導(dǎo)致電路集成度低，后續(xù)處理邏輯電路時延增大，電路功耗大。在此情況下超多輸入編碼僅具有理論可能，已無工程實踐可行性。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是解決上述問題，提供一種通過信號處理矩陣大量減少編碼器輸出引腳數(shù)量的超多輸入編碼器。
[0004]本發(fā)明的超多輸入編碼器，包括η級編碼處理矩陣，η為自然數(shù)；第i級編碼處理矩陣數(shù)量為h個，i的取值范圍為I至η，Iii為小于等于
214的自然數(shù)，第i級第j個編碼處理矩陣`命名為Mi j，j的取值范圍為I至Ici ;編碼處理矩陣Mij的矩陣行信號線數(shù)量為，矩陣列信號線數(shù)量為2?，其中和Hy均為自然數(shù)，編碼處理矩陣Mij包括之個編碼輸入電路，2m?+n?個編碼輸入電路排列成^^行2?列，每行編碼輸入電路同時連接編碼處理矩陣的一根矩陣行信號線，每列編碼輸入電路同時連接編碼處理矩陣的一根矩陣列信號線，每根矩陣行信號線分別連接21?個編
碼輸入電路，每根矩陣列信號線分別連接；2m?個編碼輸入電路；還包括X個通用編碼電路，
X為自然數(shù)；編碼輸入信號數(shù)量N為2的自然數(shù)次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第η級編碼處理矩陣依次相連，所述超多輸入編碼器還設(shè)置有停止因數(shù)s，s為大于等于2的自然數(shù)；當?shù)趇級第j個編碼處理Mij的矩陣行信號線數(shù)
量^^大于2s時，Mij的所有矩陣行信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數(shù)量為個，否則Mij的矩陣行信號都與一個通用編碼電路相連，
且該通用編碼電路的編碼輸入信號數(shù)量至少為:2Mij個；當?shù)趇級第j個編碼處理Mij的矩
陣列信號線數(shù)量大于2s時，Mij的矩陣列信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數(shù)量為個，否則Mij的矩陣列信號都與一個通用編碼電路相連，且該通用編碼電路的編碼輸入信號數(shù)量至少為:2η?個；第η級編碼處理矩陣數(shù)量為kn個，kn為小于等于產(chǎn)1的自然數(shù)，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線數(shù)量和列信號線數(shù)量均小于2s，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線或列信號線分別與一個通用編碼電路相連；與第η級第j個編碼處理矩陣Mnj的矩陣
行信號線相連的通用編碼電路的編碼輸入信號大于等于Mnj的矩陣行信號線數(shù)量，
與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號大
于等于Mnj的矩陣列信號線數(shù)量。
[0005]所述第i級編碼處理矩陣的數(shù)量ki，ki等于；214 ;所述編碼處理矩陣Mij的矩陣
行信號線數(shù)量之mij和矩陣列信號線數(shù)量:2?滿足條件:mi j和ni j之差大于等于-1小于
等于I ;所述通用編碼電路數(shù)量X等于2n ;所述停止因數(shù)s等于5 ;所述通用編碼電路均與第η級編碼處理矩陣相連，與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用
編碼電路的編碼輸入信號等于Mnj的矩陣行信號線數(shù)量，與第η級第j個編碼處理
矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號等于Mnj的矩陣列信號線數(shù)
量 21?。
[0006]所述超多輸入編碼器還為第一級編碼處理矩陣設(shè)置有優(yōu)先級電路，用于當有多個輸入信號同時有效時使優(yōu)先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的后續(xù)電路。
[0007]所述編碼輸入電路包括一個CMOS反相器和兩個OD門。CMOS反相器的輸入端與編碼輸入信號相連，CMOS反相器的輸出端同時與兩個OD門的信號輸入端相連,兩個OD門的輸出端分別與該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上相連。
[0008]所述通用編碼電路為32_5編碼電路或者16_4編碼電路。
[0009]所述32-5編碼電路包括四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4，還包括三個與門芯片AND1、AND2和AND3組成的兩級與門；四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4串聯(lián)；ECD1和ECD2還與ANDl連接，ECD3和ECD4還與AND2連接，ANDl和AND2還與AND3連接。
[0010]所述16-4編碼電路包括兩個八三編碼器E⑶I和E⑶2，還包括一個與門芯片ANDl ;兩個八三編碼器ECDl和ECD2串聯(lián)；ECD1和ECD2還與ANDl連接。
[0011]所述四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4為TI公司的優(yōu)先級編碼器54HC148。
[0012]所述的與門芯片AND1、AND2和AND3為TI公司的54HC08芯片。
[0013]綜上所述，本發(fā)明所提供的超多輸入編碼器具有如下優(yōu)點:
1、使用信號處理矩陣和通用編碼電路的結(jié)合，減少了編碼器輸出引腳的數(shù)量；
2、減少了編碼器輸出引腳的數(shù)量，使得本超多輸入編碼器的集成度更高；
3、由于減少了編碼器輸出引腳的數(shù)量，使得本超多輸入編碼器工程實踐可行性強、編碼器延時小、可以處理超多編碼輸入信號和功耗低。
【專利附圖】

【附圖說明】[0014]圖1為超多輸入編碼器的原理圖；
圖2為優(yōu)選實施例的超多輸入編碼器的原理圖；
圖3為優(yōu)選實施例的第一級編碼處理矩陣的原理圖；
圖4為優(yōu)選實施例的第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣行信號線相連的編碼處理矩陣的原理圖；
圖5為優(yōu)選實施例的第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣列信號線相連的編碼處理矩陣的原理圖；
圖6為編碼輸入電路的電路圖；
圖7為通用編碼電路32_5編碼電路的電路圖；
圖8為通用編碼電路16_4編碼電路的電路圖；
圖9為優(yōu)先級電路I的電路圖；
圖10為優(yōu)先級電路II的電路圖；
圖11為電子開關(guān)I的電路圖；
圖12為電子開關(guān)II的電路圖。
【具體實施方式】
[0015]下面結(jié)合附圖對本發(fā)明的【具體實施方式】做詳細的說明。
[0016]如圖1、圖6和圖7所示，本發(fā)明的超多輸入編碼器，包括η級編碼處理矩陣，η為自然數(shù)；第i級編碼處理矩陣數(shù)量為h個，i的取值范圍為I至n，ki為小于等于?-1的自然數(shù)，第i級第j個編碼處理矩陣命名為Mi j，j的取值范圍為I至匕；編碼處理矩陣Mij的矩陣行信號線數(shù)量為；2mii，矩陣列信號線數(shù)量為，其中《%.和Hy均為自然數(shù)，編碼處
理矩陣Mij包括個編碼輸入電路，個編碼輸入電路排列成行:2叫列，每行編碼輸入電路同時連接編碼處理矩陣的一根矩陣行信號線，每列編碼輸入電路同時連接編碼處理矩陣的一根矩陣列信號線，每根矩陣行信號線分別連接:2?個編碼輸入電路，
每根矩陣列信號線分別連接2mij個編碼輸入電路；還包括X個通用編碼電路，X為自然數(shù)；編碼輸入信號數(shù)量N為2的自然數(shù)次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第η級編碼處理矩陣依次相連，所述超多輸入編碼器還設(shè)置有停止因數(shù)
s，s為大于等于2的自然數(shù)；當?shù)趇級第j個編碼處理Mij的矩陣行信號線數(shù)量:2mi.*大于
2s時，Mij的所有矩陣行信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼
輸入電路數(shù)量為個，否則Mij的矩陣行信號都與一個通用編碼電路相連，且該通用編
碼電路的編碼輸入信號數(shù)量至少為個；當?shù)趇級第j個編碼處理Mij的矩陣列信號線
數(shù)量大于2s時，Mij的矩陣列信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數(shù)量為個，否則Mij的矩陣列信號都與一個通用編碼電路相連，且
該通用編碼電路的編碼輸入信號數(shù)量至少為:2氣個；第η級編碼處理矩陣數(shù)量為kn個，kn
為小于等于21"1的自然數(shù)，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線數(shù)量和列信號線數(shù)量均小于2s，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線或列信號線分別與一個通用編碼電路相連；與第η級第j個編碼處理矩陣Mnj的矩陣行信號線
相連的通用編碼電路的編碼輸入信號大于等于Mnj的矩陣行信號線數(shù)量11?，與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號大于等于Mnj的矩陣列信號線數(shù)量。本發(fā)明 的超多輸入編碼器，還為第一級編碼處理矩陣設(shè)置有優(yōu)先級電路，用于當有多個輸入信號同時有效時使優(yōu)先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的后續(xù)電路。所述第i級編碼處理矩陣的數(shù)量ki，ki等于方4 ;所述編碼
處理矩陣Mij的矩陣行信號線數(shù)量:2mi>和矩陣列信號線數(shù)量2?滿足條件:mij和nij之
差大于等于-1小于等于I ;所述通用編碼電路數(shù)量X等于2n ;所述停止因數(shù)s等于5 ;所述通用編碼電路均與第η級編碼處理矩陣相連，與第η級第j個編碼處理矩陣Mnj的矩陣行
信號線相連的通用編碼電路的編碼輸入信號等于Mnj的矩陣行信號線數(shù)量，與第η
級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號等于Mnj
的矩陣列信號線數(shù)量11?。所述超多輸入編碼器還為第一級編碼處理矩陣設(shè)置有優(yōu)先級
電路，用于當有多個輸入信號同時有效時使優(yōu)先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的后續(xù)電路。所述編碼輸入電路包括一個CMOS反相器和兩個OD門。CMOS反相器的輸入端與編碼輸入信號相連，CMOS反相器的輸出端同時與兩個OD門的信號輸入端相連，兩個OD門的輸出端分別與該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上相連。所述通用編碼電路為32-5編碼電路或者16-4編碼電路。所述32-5編碼電路包括四個八三編碼器ECD1、ECD2、ECD3和ECD4，還包括三個與門芯片AND1、AND2和AND3組成的兩級與門；四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4串聯(lián)；ECT1和E⑶2還與ANDl連接，ECD3和ECD4還與AND2連接，ANDl和AND2還與AND3連接。所述16_4編碼電路包括兩個八三編碼器E⑶I和E⑶2，還包括一個與門芯片ANDl ;兩個八三編碼器E⑶I和E⑶2串聯(lián)；E⑶I和E⑶2還與ANDl連接。所述四個八三編碼器ECD1、E⑶2、E⑶3和E⑶4為TI公司的優(yōu)先級編碼器54HC148。所述的與門芯片AND1、AND2和AND3為TI公司的54HC08芯片。
[0017]為了更清楚地理解本發(fā)明的技術(shù)內(nèi)容，特舉編碼輸入信號數(shù)量為一兆(1048576)個，輸出編碼信號為20個，使用兩級編碼處理矩陣，4個通用編碼電路實現(xiàn)的實施例進行詳細說明。
[0018]圖2為本實施例的超多輸入編碼器結(jié)構(gòu)圖。如圖所示，為實現(xiàn)當有多個輸入信號同時有效時使優(yōu)先級最高的有效信號傳遞到第二級編碼處理矩陣，為第一級編碼處理矩陣設(shè)置了優(yōu)先級電路。優(yōu)先級電路包括優(yōu)先級電路1、優(yōu)先級電路I1、電子開關(guān)電路I和電子開關(guān)電路II。第一級編碼處理矩陣連接一兆(1048576)個編碼輸入信號，輸出1024個矩陣行信號線和1024個矩陣列信號線，分別連接到兩個第二級編碼處理矩陣的信號輸入端。為實現(xiàn)當有多個輸入信號同時有效時使優(yōu)先級最高的有效信號傳遞到第二級編碼處理矩陣，在輸入信號與第一級編碼處理矩陣之間設(shè)置有電子開關(guān)電路I，電子開關(guān)電路I受優(yōu)先級電路I的控制，在第一級編碼處理矩陣的列信號與第二級編碼處理矩陣M2C1之間設(shè)置有電子開關(guān)電路II，電子開關(guān)電路II受優(yōu)先級電路II控制。兩個第二級編碼處理矩陣均輸出32根矩陣行信號線和32根矩陣列信號線，分別連接到4個通用編碼電路。通用編碼電路在此采用了 32-5編碼器電路，每個通用編碼電路輸出5位編碼輸出信號，整個超多輸入編碼器輸出20位的編碼結(jié)果。
[0019]圖3為第一級編碼處理矩陣電路結(jié)構(gòu)圖。圖4為連第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣行信號線相連的編碼處理矩陣電路結(jié)構(gòu)圖。圖5位第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣列信號線相連的編碼處理矩陣電路結(jié)構(gòu)圖。由圖可見，各個編碼處理矩陣結(jié)構(gòu)完全相同，只是矩陣單元數(shù)量不同，編碼處理矩陣外部連接不同?，F(xiàn)以圖3為例進行講解。
[0020]如圖3所示，第一級編碼處理矩陣包括一兆(1048576)個編碼輸入電路、1024根矩陣行信號線、1024根矩陣列信號線。一兆(1048576)個編碼輸入電路排列成1024行1024列矩陣，每個編碼輸入電路連接一個編碼輸入信號，連接所在矩陣的行和列的矩陣行信號線和矩陣列信號線。在本實施例中，編碼輸入電路的作用是將編碼輸入信號同相地傳遞到所連接的矩陣行信號線和矩陣列信號線上。每一根矩陣行信號線和矩陣列信號線均連接上拉電阻。
[0021]圖6為編碼輸入電路的電路原理圖。如圖所示，編碼輸入電路包括一個CMOS反相器和兩個OD門。CMOS反相器的輸入連接編碼輸入信號，CMOS反相器的輸出同時連接到兩個所述的OD門的信號輸入端上，兩個OD門的輸出分別連接到該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上。在本實施例中編碼輸入信號為低電平有效，該信號在經(jīng)過CMOS反相器后，變?yōu)楦唠娖接行В唠娖接行r，OD門導(dǎo)通，OD門的輸出為低電平。由此可見，經(jīng)過編碼輸入電路后，編碼輸入信號已同相的形式傳遞到了矩陣行信號線和矩陣列信號線上。當編碼輸入信號為高電平時，CMOS反相器的輸出為低電平，此時兩個OD門均關(guān)閉，信號將不被傳遞到矩陣行信號線和矩陣列信號線上。
[0022]下面來講述編碼處理矩陣的工作原理。當某個編碼輸入電路的輸入信號為有效信號低電平時，則該低電平將傳遞到該編碼輸入電路所在行和列的矩陣行信號線和矩陣列信號線上，該編碼輸入電路所在行和列的矩陣行信號線和矩陣列信號線則為低電平，而如果某一行或列編碼輸入電路的輸入信號中沒有低電平，則該矩陣行信號線或矩陣列信號線為高電平。因此如果第5行第6列的編碼輸入電路的輸入信號為低電平時，則第5根矩陣行信號線和第6根矩陣列信號線均為低電平。因此編碼處理矩陣的輸出信號中就攜帶了輸入信號的信息。從而實現(xiàn)了編碼處理。
[0023]下面以具體例子來講述在本實施例中兩級編碼處理矩陣對信號的傳遞。假設(shè)第一級編碼處理矩陣的第899行第599列的編碼輸入信號為低電平時，則899根矩陣行信號線和第599根矩陣列信號線均為低電平。第899根矩陣行信號線的低電平傳遞到第二級編碼處理矩陣M2R1的第27行第3列編碼輸入電路的輸入信號上，而M2R1的第27根矩陣行信號線和第3根矩陣列信號線為低電平。第一級編碼處理矩陣的第矩陣599根列信號線傳遞到第二級編碼處理矩陣M2C1的第17行第23列的編碼輸入電路上上，而M2C1的的第17行第23根列信號線為低電平，從而實現(xiàn)了編碼處理。
[0024]當?shù)谝患壘幋a處理矩陣有多個編碼輸入信號為低電平時，則M2R1和M2C1將至少有一根以上矩陣行信號線或矩陣列信號線為低電平。
[0025]圖7為在本實施例中通用編碼電路的電路原理圖。該電路的功能是32-5編碼，使用4個八三編碼器串聯(lián)，4個編碼器的輸出使用兩級與門電路將12個編碼輸出引腳融合為5個編碼輸出引腳。
[0026]在本實施例中，選用了 TI公司的優(yōu)先級編碼器54HC148作為通用編碼器，54HC148為八三編碼器。該芯片的第10至13引腳和第I至4引腳分別為八個編碼輸入信號，第9、
6、7引腳為編碼輸出引腳，第5腳為使能輸入引腳，第14腳和第15腳為輸出的標志引腳，當?shù)?引腳為高電平時，不管編碼輸入信號是什么，編碼器的所有輸出引腳均為高電平。當?shù)?引腳為低電平時，54HC148芯片正常進行編碼工作，54HC148芯片在正常編碼時，第14腳和第15腳兩個標志引腳輸出電平狀態(tài)完全相反。54HC148芯片的所有編碼輸入為低電平有效，當所有編碼輸入引腳均為高電平時，此時第14引腳輸出高電平，第15引腳輸出低電平，表示沒有一個編碼輸入引腳有效。當編碼輸入引腳中至少有一個為有效電平時，第14引腳輸出低電平，第15引腳輸出高電平，表示編碼輸入引腳中至少有一個引腳為有效電平。54HC148芯片為優(yōu)先級編碼器，其優(yōu)先級順序為0、1、2、3、4、5、6、7，對應(yīng)的引腳編號為10、11、12、13、1、2、3、4。優(yōu)先級的含義是當有高優(yōu)先級的引腳電平有效時，低優(yōu)先級的電平狀態(tài)將被忽略。例如當?shù)?0引腳即編碼輸入O有效時，不管其余編碼輸入引腳是什么電平，54HC148芯片按照編碼輸入O進行編碼。54HC148芯片芯片的編碼輸出為二進制反碼，當編碼輸入O有效時，編碼輸出引腳狀態(tài)為HHH，其反碼為LLL，代表O ;當編碼輸入I為最高優(yōu)先級的有效電平時，編碼輸出為HHL，其反碼為LLH，代表1，同理當編碼輸入5為最高優(yōu)先級的有效電平時，編碼輸出為LHL，其反碼為HLH，代表5。
[0027]在本實施例中，每個通用編碼電路選用了 2級與門共3個與門芯片用作54HC148芯片輸出引腳的融合。與門芯片選用了 TI公司的54HC08芯片，該芯片片內(nèi)集成了 4個兩輸入與門，第1、2、3引腳為第一個與門的引腳，第1、2引腳為輸入引腳，第3引腳為輸出引腳；第4、5、6引腳為第二個與門的引腳，第4、5引腳為輸入引腳，第6引腳為輸出引腳;第8、9、10引腳為第三個與門的引腳，第9、10引腳為輸入引腳，第8引腳為輸出引腳；第11、12、13引腳為第四個與門的引腳，第12、13引腳為輸入引腳，第11引腳為輸出引腳。
[0028]在本實施例中，每個通用編碼電路的電路結(jié)構(gòu)圖與圖7完全相同，只是每個通用編碼電路的輸入輸出連接不同，現(xiàn)以圖7來講解其編碼原理，圖中ECDl的八個編碼輸入引腳對應(yīng)整個通用編碼電路的編碼輸入O至7，E⑶2的八個編碼輸入引腳對應(yīng)整個通用編碼電路的編碼輸入9至16，E⑶3的八個編碼輸入引腳對應(yīng)整個通用編碼電路的編碼輸入16至23，E⑶I的八個編碼輸入引腳對應(yīng)整個通用編碼電路的編碼輸入24至31。ANDl用于將ECDl和ECD2融合為16-4編碼器，AND2用于將ECD3和ECD4融合為16_4編碼器，AND3將前級的兩個16-4編碼器融合為32-5編碼器。
[0029]如圖7所示，E⑶I的第5引腳接地，E⑶I的第15引腳連接E⑶2的第5引腳，E⑶2的第15引腳連接E⑶3的第5引腳，ECD3的第15引腳連接E⑶4的第5引腳，E⑶4的第15引腳懸空。以此將4個編碼器串聯(lián)起來。有前文所述當54HC148的第5引腳為高電平時，54HC148芯片不進行編碼工作，此時54HC148芯片的三個編碼輸出均為高電平，第14、15引腳均為高電平。由于E⑶I的第5引腳接地，所以E⑶I始終工作在編碼狀態(tài)。當E⑶I的編碼輸入引腳中有有效電平時，則第15引腳輸出高電平，因此ECD2的第5腳輸入高電平，E⑶2不工作在編碼狀態(tài)，E⑶2的第15腳也輸出高電平，同樣E⑶3的第5腳也是高電平，以此類推可以得出，當E⑶I的編碼輸入引腳中有有效電平時，E⑶2、E⑶3、E⑶4均不工作在編碼狀態(tài)。
[0030]當E⑶I的編碼輸入引腳中沒有有效電平時，此時，根據(jù)前文所述，E⑶I的第15引腳輸出低電平，使能ECD2工作在編碼狀態(tài)，如果ECD2的編碼輸入引腳中有有效電平，則E⑶2的第15引腳輸出高電平，從而禁止E⑶3工作在編碼狀態(tài)，而如果E⑶2的編碼輸入引腳沒有有效電平是，ECD2的第15引腳將輸出低電平，從而使能ECD3進入編碼狀態(tài)，以此類推，可以得出任一時刻E⑶1、E⑶2、E⑶3和E⑶4中僅有一個的編碼輸出引腳輸出編碼結(jié)果，而且ECD1、ECD2、ECD3和ECD4具有優(yōu)先級順序，其中ECDl的優(yōu)先級最高，優(yōu)先級順序為ECD1、ECD2、ECD3 和 ECD4。
[0031 ] 接下來再講述編碼輸出引腳的融合。
[0032]根據(jù)前文所述，當54HC148芯片沒有有效電平的編碼輸入引腳或被禁止進入編碼狀態(tài)時，編碼輸出引腳均為高電平。因此將多個54HC148芯片的編碼輸出引腳進行與運算，將四個編碼器的編碼輸出引腳融合為編碼結(jié)果的低3位。
[0033]現(xiàn)在來講述E⑶I和E⑶2、E⑶3和ECD4所組成的兩個16_4編碼如何產(chǎn)生編碼結(jié)果的第4位。E⑶I和E⑶2、E⑶3和E⑶4所組成的兩個16_4編碼電路原理相同，現(xiàn)以E⑶I和ECD2為例進行闡述。當ECD2有編碼輸出引腳輸出編碼結(jié)果時，由前所述，ECDl沒有輸出編碼結(jié)果。當有編碼輸出結(jié)果時54HC148的第14引腳輸出低電平，而其余情況下均輸出高電平，其反碼為高電平。因此將ECD2的第14引腳作為16-4編碼輸出結(jié)果的第4位，同理，E⑶4的第14引腳作為16-4編碼輸出結(jié)果的第4位。再通過與門將兩個16_4編碼器的第4為融合為通用編碼電路的第4位。
[0034]現(xiàn)在來講述如何產(chǎn)生通用編碼電路的第5位，當?shù)?位為低電平時，由于是二進制反碼，因此其含義為32-5通用編碼電路的第16-31編碼輸入引腳有有效電平，因此可以將E⑶3和E⑶4的第14引腳相與作為整個32-5通用編碼電路的第5位。
[0035]圖7中的ANDl、AND2和AND3就是根據(jù)上述原理進行后續(xù)邏輯處理將12個編碼輸出引腳融合為5個引腳。實現(xiàn)了 32-5編碼。
[0036]現(xiàn)舉例說明整個超多輸入編碼器的編碼原理。如第899行第599列的編碼輸入信號為低電平時，第二級編碼處理矩陣M2R1的第27根矩陣行信號線和第3根矩陣列信號線為低電平，第二級編碼處理矩陣M2C1的第17矩陣行信號線第23根矩陣列信號線為低電平，則4個通用編碼電路的編碼結(jié)果為27、3、17、23，每個數(shù)字用5位二進制表示，從而實現(xiàn)了一兆(1048576)至20的編碼。同理第一級編碼處理矩陣的第200行第400列的編碼信號為低電平，則4個通用編碼電路的編碼結(jié)果為5、8、11、16。
[0037]下面來講述超多輸入編碼器的輸入優(yōu)先級，圖9至12所示為優(yōu)先級電路的電路圖，在本實施例中，優(yōu)先級的設(shè)置為編碼輸入信號O至1048575優(yōu)先級逐級降低，編碼輸入信號INPUTO具有最高的優(yōu)先級，編碼輸入信號INPUT1048575優(yōu)先級最低。為實現(xiàn)嚴格的優(yōu)先級，使用電子開關(guān)電路I控制編碼輸入信號的輸入，電子開關(guān)電路I受優(yōu)先級電路I控制，使用電子開關(guān)電路II控制第一級編碼處理矩陣的矩陣列信號輸出，受優(yōu)先級電路II的控制。優(yōu)先級電路I實現(xiàn)第一級編碼處理矩陣的行優(yōu)先級，即第O至1023行優(yōu)先級逐級降低，第O行有最高的優(yōu)先級，第1023行優(yōu)先級最低。優(yōu)先級電路II實現(xiàn)第一級編碼處理矩陣的列優(yōu)先級，即第O至1023列優(yōu)先級逐級降低，第O列有最高的優(yōu)先級，第1023列優(yōu)先級最低。由于實現(xiàn)行優(yōu)先級功能的電路控制了輸入，控制點在第一級編碼處理矩陣的前面，列優(yōu)先級功能的電路在后面，如果不同行的編碼輸入信號同時有效，則行優(yōu)先級低的有效編碼輸入信號無法進入第一級編碼處理矩陣，所以行優(yōu)先級更為優(yōu)先，即不同行的編碼輸入信號，不管列優(yōu)先級如何，具有更高行優(yōu)先級的編碼輸入信號具有更高的優(yōu)先級。同行不同列的編碼輸入信號，具有更高列優(yōu)先級的編碼輸入信號具有更高的優(yōu)先級。由此可實現(xiàn)編碼輸入信號O至1048575優(yōu)先級逐級降低的邏輯功能。
[0038]現(xiàn)講述行優(yōu)先級的實現(xiàn)，如圖11所示的電子開關(guān)電路I所示，電子開關(guān)電路I為由排列成1024*1024矩陣的電子開關(guān)組成，每一行電子開關(guān)由同一個使能信號控制，由第O行至1023行分別由EN0-EN1023信號控制，電子開關(guān)的邏輯為使能端為高電平時，編碼輸入信號能進入到第一級編碼處理矩陣。圖9所示為產(chǎn)生使能信號EN0-EN1023的邏輯電路，其輸入信號為第一級編碼處理矩陣的矩陣行信號線。其邏輯為當行優(yōu)先級高的矩陣行信號線輸出為有效信號低電平時，低優(yōu)先級行的使能控制信號變?yōu)榈碗娖?不讓低優(yōu)先級行的編碼輸入信號進入第一級編碼處理矩陣)。如圖9所示，第一行的使能控制信號永遠為高電平，即第一行編碼輸入信號永遠可以進入第一級編碼處理矩陣；第二行的使能信號受第一級編碼處理矩陣行信號線RO控制，當RO為低電平時MOS管導(dǎo)通，ENINl被拉低，當RO為高電平時MOS管關(guān)斷，ENINl被拉高。第三行的使能信號受RO和Rl共同控制，當RO和Rl均為高電平時，兩個MOS管均關(guān)斷，ENIN2被拉高，當RO和Rl任一信號為低電平時，至少一個MOS管導(dǎo)通，ENIN2被拉低。同理ENIN3受RO至R2控制，當RO至R2均為高時，ENIN3被拉高，否則被拉低。同理ENIN1022受RO至R1021共同控制，ENIN1023受RO至R1022共同控制。由于第1023行具有最低優(yōu)先級，所以R1023不控制任何一個使能信號。
[0039]列優(yōu)先級的實現(xiàn)與行優(yōu)先級的實現(xiàn)類似。只是列優(yōu)先級的使能控制信號由C0-C1022控制產(chǎn)生，控制點選擇在第一級編碼處理矩陣的列信號輸出端。圖10和圖12為列優(yōu)先級電路。
[0040]雖然結(jié)合附圖對本發(fā)明的【具體實施方式】進行了詳細地描述，但不應(yīng)理解為對本專利的保護范圍的限定。在權(quán)利要求書所描述的范圍內(nèi)，本領(lǐng)域技術(shù)人員不經(jīng)創(chuàng)造性勞動即可做出的各種修改和變形仍屬本專利的保護范圍。
【權(quán)利要求】
1.一種超多輸入編碼器，其特征在于，包括η級編碼處理矩陣，η為自然數(shù)；第i級編碼處理矩陣數(shù)量為h個，i的取值范圍為I至η，Iii為小于等于tl的自然數(shù)，第i級第j個編碼處理矩陣命名為Mi j，j的取值范圍為I至Ici ;編碼處理矩陣Mij的矩陣行信號線數(shù)量為，矩陣列信號線數(shù)量為，其中和Hg均為自然數(shù)，編碼處理矩陣Mij包括;2*1?+1?個編碼輸入電路，2mij+riij個編碼輸入電路排列成之ft4J行2?列，每行編碼輸入電路同時連接編碼處理矩陣的一根矩陣行信號線，每列編碼輸入電路同時連接編碼處理矩陣的一根矩陣列信號線，每根矩陣行信號線分別連接個編 碼輸入電路，每根矩陣列信號線分別連接；2mij個編碼輸入電路；還包括X個通用編碼電路，X為自然數(shù)；編碼輸入信號數(shù)量N為2的自然數(shù)次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第η級編碼處理矩陣依次相連，所述超多輸入編碼器還設(shè)置有停止因數(shù)s，s為大于等于2的自然數(shù)；當?shù)趇級第j個編碼處理Mij的矩陣行信號線數(shù)量大于2s時，Mij的所有矩陣行信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數(shù)量為個，否則Mij的矩陣行信號都與一個通用編碼電路相連，且該通用編碼電路的編碼輸入信號數(shù)量至少為個；當?shù)趇級第j個編碼處理Mij的矩陣列信號線數(shù)量21?大于2s時，Mij的矩陣列信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數(shù)量為:2η?個，否則Mij的矩陣列信號都與一個通用編碼電路相連，且該通用編碼電路的編碼輸入信號數(shù)量至少為2nij個；第η級編碼處理矩陣數(shù)量為kn個，kn為小于等于產(chǎn)1的自然數(shù)，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線數(shù)量和列信號線數(shù)量均小于2s，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線或列信號線分別與一個通用編碼電路相連；與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用編碼電路的編碼輸入信號大于等于Mnj的矩陣行信號線數(shù)量，與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號大于等于Mnj的矩陣列信號線數(shù)量2?。
2.根據(jù)權(quán)利要求1所述的超多輸入編碼器，其特征在于:所述第i級編碼處理矩陣的數(shù)量ki，ki等于；21-1 ;所述編碼處理矩陣Mij的矩陣行信號線數(shù)量和矩陣列信號線數(shù)量1?滿足條件:mi j和ni j之差大于等于-1小于等于I ;所述通用編碼電路數(shù)量X等于2n ;所述停止因數(shù)s等于5 ;所述通用編碼電路均與第η級編碼處理矩陣相連，與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用編碼電路的編碼輸入信號等于Mnj的矩陣行信號線數(shù)量!21?，與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號等于Mnj的矩陣列信號線數(shù)量。
3.根據(jù)權(quán)利要求1所述的超多輸入編碼器，其特征在于:所述超多輸入編碼器還為第一級編碼處理矩陣設(shè)置有優(yōu)先級電路，用于當有多個輸入信號同時有效時使優(yōu)先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的后續(xù)電路。
4.根據(jù)權(quán)利要求1所述的超多輸入編碼器，其特征在于:所述編碼輸入電路包括一個CMOS反相器和兩個OD門；CM0S反相器的輸入端與編碼輸入信號相連，CMOS反相器的輸出端同時與兩個OD門的信號輸入端相連，兩個OD門的輸出端分別與該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上相連。
5.根據(jù)權(quán)利要求1所述的超多輸入編碼器，其特征在于:所述通用編碼電路為32-5編碼電路或者16-4編碼電路。
6.根據(jù)權(quán)利要求5所述的超多輸入編碼器，其特征在于:所述32-5編碼電路包括四個八三編碼器ECD1、ECD2、ECD3和ECD4，還包括三個與門芯片AND1、AND2和AND3組成的兩級與門；四個八三編碼器ECD1、ECD2、ECD3和ECD4串聯(lián)；ECD1和ECD2還與ANDl連接，ECD3和ECD4還與AND2連接，ANDl和AND2還與AND3連接。
7.根據(jù)權(quán)利要求5所述的超多輸入編碼器，其特征在于:所述16-4編碼電路包括兩個八三編碼器E⑶I和E⑶2，還包括一個與門芯片ANDl ;兩個八三編碼器E⑶I和E⑶2串聯(lián)；ECDl和ECD2還與ANDl連接。
8.根據(jù)權(quán)利要求6或7任一所述的超多輸入編碼器，其特征在于:所述四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4為TI公司的優(yōu)先級編碼器54HC148。
9.根據(jù)權(quán)利要求6或7任一所述的超多輸入編碼器，其特征在于:所述的與門芯片AND1、AND2 和 AND3 為 TI 公司的 54HC08 芯片。
【文檔編號】H03M7/04GK103580697SQ201310487260
【公開日】2014年2月12日 申請日期:2013年10月17日 優(yōu)先權(quán)日:2013年10月17日
【發(fā)明者】顏福才, 吳昊, 張碧清 申請人:成都西科微波通訊有限公司