差分延遲線、環(huán)形振蕩器和移動(dòng)通信設(shè)備的制作方法
【專利摘要】本發(fā)明涉及差分延遲線、環(huán)形振蕩器和移動(dòng)通信設(shè)備。一種差分延遲線包括串聯(lián)連接的多個(gè)差分延遲級(jí)。每個(gè)差分延遲級(jí)包括第一延遲元件和第二延遲元件。第一延遲元件具有第一輸入、第二輸入和輸出。第二延遲元件具有第一輸入、第二輸入和輸出。多個(gè)差分延遲級(jí)的第n個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到多個(gè)差分延遲級(jí)的第（n+m）個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中m是大于或等于二的偶自然數(shù)。
【專利說(shuō)明】差分延遲線、環(huán)形振蕩器和移動(dòng)通信設(shè)備
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及差分延遲線、環(huán)形振蕩器和移動(dòng)通信設(shè)備。
【背景技術(shù)】
[0002]目前的許多時(shí)間數(shù)字轉(zhuǎn)換器(TDC)使用單端環(huán)形振蕩器或差分拓?fù)?，差分拓?fù)渚哂杏糜趦蓚€(gè)獨(dú)立運(yùn)行的單端環(huán)形振蕩器或延遲線的同步的小鎖存器。差分環(huán)形振蕩器或延遲線相對(duì)于單端拓?fù)涞膬?yōu)勢(shì)是多20dB的電源抑制比(PSRR)。另外，差分環(huán)形振蕩器和延遲線不遭受由于工藝引起的上升沿與下降沿之間的失配而導(dǎo)致的偶和奇延遲相關(guān)性(delaydependency)。
[0003]在容忍降低的電源抑制比性能的劣勢(shì)的情況下使用目前的單端環(huán)形振蕩器和延遲線拓?fù)洌@導(dǎo)致增加的電源波紋(supply ripple)和噪聲要求。如上面所說(shuō)明的，單端拓?fù)渚哂信?奇延遲變化，因此，時(shí)間數(shù)字轉(zhuǎn)換器的量化本底噪聲增加。增加的量化本底噪聲導(dǎo)致例如無(wú)線發(fā)射機(jī)中的EVM降級(jí)(EVM，誤差向量幅度)。在當(dāng)前使用的調(diào)制方案中，EVM性能是足夠的，但是將來(lái)的調(diào)制方案和ADPLL拓?fù)?ADPLL——全數(shù)字鎖相環(huán))將要求更好的TDC噪聲性能。常規(guī)的差分環(huán)形振蕩器或延遲線將小鎖存器用作同步技術(shù)。這些附加的鎖存器增加了固有延遲，并因此增加了 TDC的量化本底噪聲，即使當(dāng)使用作為多徑插值或電阻插值(resistive interpolation)的分辨率增強(qiáng)技術(shù)時(shí)也是如此。

【發(fā)明內(nèi)容】

[0004]一種差分延遲線包括串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件,和包含第一輸入、第二輸入與輸出的第二延遲兀件。多個(gè)差分延遲級(jí)的第η個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到多個(gè)差分延遲級(jí)的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中，m是大于或等于二的偶自然數(shù)。
[0005]一種環(huán)形振蕩器包括如上面描述的差分延遲線。
[0006]一種移動(dòng)通信設(shè)備包括天線端口、RF前端、數(shù)字基帶處理器和如上面描述的差分延遲線。差分延遲線包括在RF前端中或數(shù)字基帶處理器中。移動(dòng)通信設(shè)備的RF前端耦合到移動(dòng)通信設(shè)備的天線端口和數(shù)字基帶處理器。
【專利附圖】

【附圖說(shuō)明】
[0007]圖1示出了至少包括示例性差分延遲線的示例性移動(dòng)通信設(shè)備；
圖2示出了示例性延遲線，其中，第η個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入；
圖3a示出了另一示例性延遲線，其中，m=2并且具有附加的起始邊沿復(fù)用器；
圖3b示出了說(shuō)明如何在示例性延遲元件中基于該延遲元件的兩個(gè)輸入信號(hào)來(lái)對(duì)輸出信號(hào)進(jìn)行插值的圖；
圖3c示出了示例性延遲元件的電路圖； 圖3d示出了單端多徑環(huán)形振蕩器的工作原理；
圖4示出了包括圖2中示出的差分延遲線的示例性實(shí)現(xiàn)的示例性環(huán)形振蕩器；
圖5示出了示例性方法的流程圖；以及 圖6示出了另一示例性方法的流程圖。
【具體實(shí)施方式】
[0008]在下面的描述中，兩個(gè)端子之間的耦合應(yīng)當(dāng)理解為直接低歐姆耦合或者之間有一個(gè)或多個(gè)元件的間接耦合，使得第二節(jié)點(diǎn)處的信號(hào)取決于耦合到第二節(jié)點(diǎn)的第一節(jié)點(diǎn)處的信號(hào)。在兩個(gè)耦合的端子之間可以但并非一定需要耦合另外的元件，使得彼此耦合的兩個(gè)端子也可以(例如，通過(guò)諸如導(dǎo)線或?qū)Ь€跡線的低阻抗連接)彼此直接連接。
[0009]此外，如果第二端子處的信號(hào)等于第一端子處的信號(hào)，則第一端子直接連接到第二端子，其中不應(yīng)考慮由于導(dǎo)體電阻引起的寄生效應(yīng)或輕微損失。換言之，彼此直接連接的兩個(gè)端子通常通過(guò)導(dǎo)線跡線或?qū)Ь€來(lái)連接，之間沒(méi)有附加的元件。
[0010]此外，晶體管的第一端子可以是晶體管的源極端子或發(fā)射極端子，或者可以是晶體管的漏極端子或集電極端子。晶體管的第二端子可以是晶體管的漏極端子或集電極端子，或者可以是晶體管的源極端子或發(fā)射極端子。晶體管的控制端子可以是晶體管的柵極端子或基極端子。因此，晶體管的可切換路徑可以是晶體管的漏極源極路徑或發(fā)射極集電極路徑。主要的晶體管電流通常從晶體管的第一端子路由到第二端子，或者相反。
[0011]此外，如果兩個(gè)耦合的節(jié)點(diǎn)或端子之間的耦合路徑(例如，晶體管的可切換路徑)處于低阻抗?fàn)顟B(tài)，則這兩個(gè)節(jié)點(diǎn)或端子是電氣耦合的，而如果耦合路徑處于高阻抗?fàn)顟B(tài)，則這兩個(gè)節(jié)點(diǎn)或端子是電氣解耦合的。
[0012]圖1示出了示例性移動(dòng)通信設(shè)備100。移動(dòng)通信設(shè)備100包括數(shù)字基帶處理器101、RF前端103和例如用于連接到天線106的天線端口 105。此外，移動(dòng)通信設(shè)備100包括示例性差分延遲線107。差分延遲線107包括在數(shù)字基帶處理器101中或者RF前端103中。然而，數(shù)字基帶處理器101和RF前端103中的每一個(gè)都包括此類差分延遲線107或者甚至包括多于一個(gè)的此類差分延遲線107也是可能的。RF前端103耦合到數(shù)字基帶處理器101和天線端口 105。
[0013]差分延遲線107可以是下文結(jié)合圖2至4描述的差分延遲線之一。
[0014]如下文將描述的那樣，差分延遲線107在差分延遲線的兩個(gè)單端鏈(由第一延遲元件和第二延遲元件形成)之間提供延遲失配。可以用少數(shù)延遲來(lái)抵消延遲失配，所述少數(shù)延遲導(dǎo)致對(duì)稱時(shí)鐘生成，并因此減小量化噪聲。例如，如果差分延遲線107用在移動(dòng)通信設(shè)備100的時(shí)間數(shù)字轉(zhuǎn)換器中，則量化噪聲減小。此外，例如當(dāng)差分延遲線107用于測(cè)量特定事件之間的時(shí)間時(shí)，差分延遲線107實(shí)現(xiàn)分辨率增強(qiáng)。因此，差分延遲線107使能或者促進(jìn)移動(dòng)通信設(shè)備100中的時(shí)鐘信號(hào)的更精確生成和時(shí)間差的更精確測(cè)量(其諸如可能是DPLL中所需的)。時(shí)鐘信號(hào)的改進(jìn)的生成和時(shí)間差的改進(jìn)的測(cè)量使得能夠減小移動(dòng)通信設(shè)備100中的本底噪聲，并因此改進(jìn)或促進(jìn)移動(dòng)通信設(shè)備100的整體性能。
[0015]如上面所示出的那樣，差分延遲線107可以是移動(dòng)通信設(shè)備100的時(shí)間數(shù)字轉(zhuǎn)換器的部分。此類時(shí)間數(shù)字轉(zhuǎn)換器可以用在例如移動(dòng)通信設(shè)備100的DPLL中，或者用在移動(dòng)通信設(shè)備100內(nèi)必須在其中測(cè)量時(shí)間差的每個(gè)其他位置處。[0016]移動(dòng)通信設(shè)備100可以是便攜式移動(dòng)通信設(shè)備。
[0017]作為示例，移動(dòng)通信設(shè)備100可以被配置為(根據(jù)移動(dòng)通信標(biāo)準(zhǔn))與另一(便攜式)移動(dòng)通信設(shè)備和/或移動(dòng)通信基站執(zhí)行語(yǔ)音和/或數(shù)據(jù)通信。例如，此類移動(dòng)通信設(shè)備可以是諸如移動(dòng)電話(蜂窩電話)、所謂的智能電話、平板PC這樣的移動(dòng)手持設(shè)備、寬帶調(diào)制解調(diào)器、筆記本計(jì)算機(jī)或膝上型計(jì)算機(jī)以及路由器、交換機(jī)、中繼器或PC。此外，此類移動(dòng)通信設(shè)備可以是移動(dòng)通信基站。
[0018]盡管在圖1中將差分線107呈現(xiàn)為移動(dòng)通信設(shè)備100的部分，但是該差分延遲線107也可以用在其他電路或設(shè)備中。在下文中將更詳細(xì)地描述此類差分延遲線107的不同示例性實(shí)現(xiàn)。
[0019]圖2示出了示例性差分延遲線200。差分延遲線200包括串聯(lián)連接的多個(gè)差分延遲級(jí)201a、201b、201c。每個(gè)差分延遲級(jí)201a至201c包括第一延遲元件203a至203c和第二延遲元件205a至205c。第一延遲元件203a至203c中的每一個(gè)具有第一輸入203a_l至203c-l、第二輸入203a-2至203c_2和輸出203a_3至203c_3。此外，第二延遲元件205a至205c中的每一個(gè)具有第一輸入205a-l至205c_c、第二輸入205a_2至205c_2和輸出205a_3至205c-3。第一延遲元件203a至203c串聯(lián)地連接以形成第一單端延遲鏈。第二延遲元件205a至205c串聯(lián)地連接以形成第二單端延遲鏈。
[0020]第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的輸出203a_3耦合到多個(gè)差分延遲級(jí)201a至201c的第(n+m)個(gè)差分延遲級(jí)201c的第二延遲元件205c的輸入(在圖2示出的示例中，耦合到第二輸入205C-2)，其中，m是大于或等于2的偶自然數(shù)。
[0021]用圖2中示出的差分延遲線200的架構(gòu)，該架構(gòu)具有差分延遲線200的兩個(gè)單個(gè)延遲線或延遲鏈的交叉(從第η個(gè)差分延遲級(jí)201a的第一延遲元件203a至第(n+m)個(gè)差分延遲級(jí)201c的第二延遲元件205c)，可以實(shí)現(xiàn)通過(guò)基于在第二延遲元件205c的輸入205c-l至205c-2處接收到的信號(hào)執(zhí)行插值來(lái)導(dǎo)出第二延遲元件205c的輸出205c_3處提供的輸出信號(hào)。通過(guò)在這兩個(gè)信號(hào)之間進(jìn)行插值，可以獲得并補(bǔ)償?shù)谝谎舆t元件203a至203c與第二延遲元件205a至205c之間的運(yùn)行時(shí)間差。由于獲得這些差，第二延遲元件205c的輸出205c-3處提供的輸出信號(hào)基于第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的輸出信號(hào)和先于第(n+m)個(gè)差分延遲級(jí)201c的差分延遲級(jí)的第二延遲元件的輸出信號(hào)二者。換言之，差分延遲線200以差分方式使用多徑插值，以同步獨(dú)立運(yùn)行的單端環(huán)形振蕩器延遲線或延遲鏈并用于分辨率增強(qiáng)。這些單端延遲鏈中的第一單端延遲鏈?zhǔn)峭ㄟ^(guò)第一延遲元件203a至203c來(lái)形成的，并且這些單端延遲鏈中的第二單端延遲鏈?zhǔn)峭ㄟ^(guò)第二延遲元件205a至205c來(lái)形成的。
[0022]因此，圖2中所示出的差分多徑鏈200通過(guò)拓?fù)湟詭讉€(gè)延遲來(lái)抵消第一延遲元件203a至203c的第一延遲鏈與第二延遲元件205a至205c的第二延遲鏈之間的延遲失配。
[0023]如所描述的，差分延遲線200的兩個(gè)延遲鏈的同步使能更好的噪聲性能，因?yàn)槠錅p小了差分延遲線200用在其中的時(shí)間數(shù)字轉(zhuǎn)換器的量化本底噪聲。
[0024]還可以從提供給延遲元件的輸入信號(hào)的角度來(lái)描述差分延遲線200。因此，第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的第一輸入203a_l處的信號(hào)還被施加到第(n+1)個(gè)差分延遲級(jí)201b的第二延遲元件205b的輸入(在圖2示出的示例中為第二輸入205b-2)。一般地，第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的第一輸入203a_l處的信號(hào)可以被提供給第η個(gè)差分延遲級(jí)201a之后的差分延遲級(jí)的第二延遲元件的輸入。
[0025]在一個(gè)示例實(shí)現(xiàn)中，第一延遲元件203a的第一輸入203a_l處的信號(hào)被提供給第(n+i)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中，i是大于或等于一的奇數(shù)。通過(guò)具有該實(shí)現(xiàn)，在將第一輸入203a-l處的信號(hào)提供給第(n+i)個(gè)差分延遲級(jí)的第二延遲元件的輸入之前，不必執(zhí)行該信號(hào)的逆(inversion)。
[0026]此外，差分延遲線200包括以下附加的特征。
[0027]每個(gè)差分延遲級(jí)201a至201c的第一延遲元件203a至203c的輸出203a_3至203c-3耦合到直接接續(xù)的差分延遲級(jí)201b至201c的第一延遲元件203b至203c的第一輸入203b-l至203c-l。此外，每個(gè)差分延遲級(jí)201a至201b的第二延遲元件205a至205b的輸出205a-3至205b-3耦合到直接接續(xù)的差分延遲級(jí)201b至201c的第二延遲元件205b至205c的第一輸入205b-l至205c-l。因此，第二延遲元件205b至205c中的每一個(gè)接收在前差分延遲級(jí)201a至201b的第二延遲元件205a至205b提供的信號(hào)，并且還接收在前差分延遲級(jí)的第一延遲元件203a提供的信號(hào)。
[0028]可以通過(guò)第二延遲元件對(duì)這兩個(gè)信號(hào)進(jìn)行插值，以導(dǎo)出它們對(duì)應(yīng)的輸出205a_3至205c-3處提供的它們的輸出信號(hào)。此外，第η個(gè)差分延遲級(jí)201a的第二延遲元件205a的輸出205a-3耦合到第(n+m)個(gè)差分延遲級(jí)201c的第一延遲元件203c的第二輸入203c_2。因此，在來(lái)自差分延遲200的第一鏈與來(lái)自差分延遲線200的第二鏈的信號(hào)之間的所描述的插值不僅在第二延遲元件205a至205c中執(zhí)行，而且可以在第一延遲元件203a至203c中執(zhí)行。差分延遲線200的兩個(gè)不同(單端)延遲鏈的輸出信號(hào)的該交叉耦合提供了差分延遲線200的兩個(gè)延遲鏈二者的同步。
[0029]因此，第一延遲元件203a至203c中的每一個(gè)可以被配置為通過(guò)執(zhí)行其輸入203a-l至203c-l、203a-2至203c_2處接收到的信號(hào)的插值，來(lái)在其輸出203a_3至203c_3處生成其輸出信號(hào)。
[0030]此外，第η個(gè)差分延遲級(jí)201a的第二延遲元件205a的第一輸入205a_l處的信號(hào)還被提供給第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b的第二輸入203b_2 (或者一般地，提供給第(n+i)個(gè)差分延遲級(jí)的第一延遲元件的第二輸入，其中，i是大于或等于一的奇數(shù))。
[0031]此外，差分延遲級(jí)201a至201c的延遲元件的輸出與差分延遲級(jí)201a至201c的延遲元件的輸入之間的所描述的連接可以是直接連接(例如，使得在延遲元件的輸出與耦合到該輸出的另外的延遲元件的輸入之間不提供另外的(延遲)元件)。
[0032]作為示例，將第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的第一輸入203a_l處的信號(hào)提供給第(n+1)個(gè)差分延遲級(jí)201b的第二延遲元件205b的第二輸入205b_2，之間沒(méi)有任何另外的延遲元件?；蛘邠Q言之，第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的輸出203a-3直接連接到第(n+m)個(gè)差分延遲級(jí)201c的第二延遲元件205c的第二輸入205c_2(之間沒(méi)有任何另外的延遲元件)。
[0033]在圖2的示例中，延遲元件包括兩個(gè)輸入(也稱為插值輸入)。然而，可以使用包括附加輸入、即多于兩個(gè)輸入的其他延遲元件。
[0034]圖3a示出了差分延遲線300,其是差分延遲線200的其中m= 二且i= 一的示例性實(shí)現(xiàn)。[0035]差分延遲線300包括串聯(lián)連接的差分延遲級(jí)201a至201c。此外，差分延遲線300具有先于串聯(lián)連接的多個(gè)差分延遲級(jí)201a至201c的另外的差分延遲級(jí)301。
[0036]從圖3a可以看出，每個(gè)差分延遲級(jí)的每個(gè)第一延遲元件的輸出耦合到(例如，直接連接到)直接接續(xù)的差分延遲級(jí)的第一延遲元件的第一輸入。此外，每個(gè)差分延遲級(jí)的每個(gè)第二延遲元件的輸出耦合到(例如，直接連接到)直接接續(xù)的差分延遲級(jí)的第二延遲元件的第一輸入。
[0037]此外，每個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到(例如，直接連接到)下下個(gè)(next but one)差分延遲級(jí)的第二延遲元件的第二輸入，并且每個(gè)差分延遲級(jí)的第二延遲元件的輸出耦合到(例如，直接連接到)下下個(gè)差分延遲級(jí)的第一延遲元件的第二輸入。
[0038]先于串聯(lián)連接的多個(gè)差分延遲級(jí)201a至201c的另外的延遲級(jí)301的結(jié)構(gòu)可以與差分延遲級(jí)201a至201c之一的結(jié)構(gòu)相同，或者(如圖3a中所示)可以稍微不同，不同之處在于:另外的差分延遲級(jí)301的第一延遲元件303包括單個(gè)輸入303-1(并且沒(méi)有另外的輸入)，并且另外的差分延遲級(jí)301的第二延遲元件305包括單個(gè)輸入305-1 (并且沒(méi)有另外的輸入)。
[0039]另外的差分延遲級(jí)301的第一延遲元件303的單個(gè)輸入303_1耦合到(例如，直接連接到)第η個(gè)差分延遲級(jí)201a (例如，n=2)的第二延遲元件205a的第二輸入205a_2。另外的差分延遲級(jí)301的第二延遲元件305的單個(gè)輸入305-1耦合到(例如，直接連接到)第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的第二輸入203a_2。
[0040]另外的差分延遲級(jí)301的第一延遲元件303的輸出303_2耦合到(例如，直接連接至IJ)第η個(gè)差分延遲級(jí)201a的第一延遲元件203a的第一輸入203a_l，并且此外，耦合到第(n+1)個(gè)差分延遲級(jí)201b的第二延遲級(jí)205b的第二輸入205b_2。
[0041]另外的差分延遲級(jí)301的第二延遲元件305的輸出305_2耦合到(例如，直接連接至IJ)第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b的第二輸入203b_2，和第η個(gè)差分延遲級(jí)201a的第二延遲元件205a的第一輸入205a_l。
[0042]在圖3a示出的示例中，另外的差分延遲級(jí)301可以是差分延遲線300的第一差分延遲級(jí)。然而，在差分延遲線300在環(huán)形振蕩器內(nèi)的應(yīng)用中，此類環(huán)形振蕩器的每個(gè)差分延遲級(jí)的每個(gè)延遲元件通?？梢园ǘ鄠€(gè)輸入?；蛘咴谶M(jìn)一步的示例性實(shí)現(xiàn)中，延遲元件303、305中的每一個(gè)可以包括兩個(gè)輸入，該延遲兀件基于這兩個(gè)輸入來(lái)在它們的輸出303-2,305-2處提供它們的輸出信號(hào)。
[0043]如圖3a中所示，延遲元件(諸如第一延遲元件203a)可以實(shí)現(xiàn)為逆變器(inverter)，例如使得第一延遲元件203a的輸出203a_3處提供的輸出信號(hào)為第一延遲元件203a的第一輸入203a-l處接收到的輸入信號(hào)的逆變。此外，因?yàn)檠舆t元件可以被配置為通過(guò)基于在它們的輸入處接收到的信號(hào)執(zhí)行插值來(lái)導(dǎo)出它們的輸出信號(hào)，所以在輸出203a-3處提供的輸出信號(hào)也可以是第一延遲元件203a的第二輸入203a-2處接收到的輸入信號(hào)的逆。
[0044]延遲元件中的每一個(gè)可以被配置為基于在其第一輸入處接收到的輸入信號(hào)的逆版本和在其第二輸入處接收到的輸入信號(hào)的逆版本，來(lái)在其輸出處提供輸出信號(hào)。
[0045]總之，從圖3a可以看出，差分延遲線300的每個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到下下個(gè)差分延遲級(jí)的第二延遲元件的輸入。此外，每個(gè)差分延遲級(jí)的第二延遲元件的輸出耦合到下下個(gè)差分延遲級(jí)的第一延遲元件的輸入。與下下個(gè)差分延遲級(jí)(并且非下個(gè)差分延遲級(jí))進(jìn)行耦合實(shí)現(xiàn)了不必在第一延遲元件的輸出與耦合到該輸出的第二延遲元件的第二輸入之間花費(fèi)或提供另外的(逆變)延遲元件。此外，在第二延遲元件的輸出與耦合到第二延遲元件的第一延遲元件的第二輸入之間不必花費(fèi)或提供另外的(逆變)延遲元件。
[0046]在圖3b中，示出了第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b和第二延遲元件205b的輸入信號(hào)和輸出信號(hào)的示例?！癆”指明第(n+1)個(gè)差分延遲級(jí)201b的第二延遲元件205b的第二輸入205b-2處的輸入信號(hào)?！癉”指明第(n+1)個(gè)差分延遲級(jí)201b的第二延遲元件205b的第一輸入205b-l處的輸入信號(hào)，并且“F”指明第(n+1)個(gè)差分延遲級(jí)201b的第二延遲元件205b的輸出205b-3處的輸出信號(hào)。
[0047]另外，“B”指明第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b的第二輸入203b-2處的輸入信號(hào)，“C”指明第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b的第一輸Λ 203b-l處的輸入信號(hào)，并且“E”指明第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b的輸出203b-3處的輸出信號(hào)。
[0048]從圖3b可以看出，(輸入205b-l、205b_2處的)信號(hào)A和D的下降沿被插值到(輸出205b-3處的)信號(hào)F中的上升沿。
[0049]因?yàn)樾盘?hào)A由另外的差分延遲級(jí)301的第一延遲元件303提供并且信號(hào)B由另外的差分延遲元件301的第二延遲元件305提供，所以信號(hào)B是信號(hào)A的逆。
[0050]此外，因?yàn)樾盘?hào)C由第η個(gè)差分延遲級(jí)201a的第一延遲元件203a提供并且信號(hào)D由第η個(gè)差分延遲級(jí)201a的第二延遲元件205a提供，所以信號(hào)D是信號(hào)C的逆。
[0051]因此，信號(hào)F是信號(hào)E的逆。因此，不僅信號(hào)A和D的下降沿被插值到信號(hào)F的上升沿，而且信號(hào)B和C的上升沿被插值到信號(hào)E的下降沿。
[0052]該差分多徑延遲鏈300在正鏈(例如，由第一延遲元件303、203a至203c形成)中和在負(fù)鏈(例如，由第二延遲元件305、205a至205c形成)中提供延遲失配，通過(guò)拓?fù)溆脦讉€(gè)延遲來(lái)抵消該延遲失配。該優(yōu)良的延遲對(duì)齊將連接在差分延遲級(jí)之一的兩個(gè)輸出之間的比較器的比較器公共電壓強(qiáng)制到VDD/2。因此，圖3a中示出的拓?fù)涫鼓芡耆珜?duì)稱的時(shí)鐘生成。
[0053]此外，在圖3b中示出了信號(hào)A和D的下降沿之間以及信號(hào)B和C的上升沿之間的延遲At。該差A(yù)t對(duì)應(yīng)于第η個(gè)差分延遲級(jí)201a的第一延遲元件203a (針對(duì)信號(hào)C)和第二延遲元件205a (針對(duì)信號(hào)D)的單位延遲。在沒(méi)有圖3b中示出的在差分延遲線300的兩個(gè)鏈之間的插值的情況下，第一延遲元件與第二延遲元件之間該單位延遲的差將導(dǎo)致這樣的情況:差分延遲線300的兩個(gè)鏈將不再同步運(yùn)行，并且差分延遲線300的作為結(jié)果的差分輸出信號(hào)不再完全對(duì)稱。作為結(jié)果，圖3b中示出的插值通過(guò)將第一延遲元件的輸出與第二延遲元件的輸入進(jìn)行交叉耦合并將第二延遲元件的輸出與第一延遲元件的輸入進(jìn)行交叉耦合，來(lái)補(bǔ)償由于第一延遲元件和第二延遲元件的不同單位延遲引起的延遲失配。
[0054]圖3c示出了第(n+1)個(gè)差分延遲級(jí)201b的第一延遲元件203b的示例性實(shí)現(xiàn)。然而，多個(gè)差分延遲級(jí)201a至201c的其他延遲元件可以具有與如圖3c中示出的相同的示意圖。
[0055]延遲元件203b或延遲元件電路203b包括第一逆變器301和第二逆變器303。第一逆變器301耦合在第一輸入203b-l與輸出203b-3之間。第二逆變器303耦合在第二輸入203b-2與輸出203b-3之間。換言之，兩個(gè)逆變器301、303耦合到(例如，直接連接到)延遲元件203b的相同輸出203b-3。
[0056]第一逆變器301包括第一晶體管類型(例如，PMOS)的第一晶體管P3和第二晶體管類型(例如，NMOS)的第二晶體管N3。此外，第二逆變器303包括第一晶體管類型的第一晶體管P4和第二晶體管類型的第二晶體管N4。
[0057]第一逆變器301的第一晶體管P3和第二晶體管N3的控制端子耦合到或者形成延遲元件203b的第一輸入203b-l。第一逆變器301的兩個(gè)晶體管P3、N3的公共端子形成第一逆變器301的輸出，并且耦合到延遲元件203b的輸出203b-3。
[0058]此外，第二逆變器303的第一晶體管P4和第二晶體管N4的控制端子耦合到或者形成延遲元件203b的第二輸入203b-2。第二逆變器303的第一晶體管P4和第二晶體管N4的公共端子形成第二逆變器303的輸出并且耦合到第一逆變器301的輸出，并因此也耦合到延遲元件203b的輸出203b-3。換言之，逆變器301、303具有公共的輸出203b_3。
[0059]第一逆變器301的輸入InO (延遲元件203b的第一輸入203b_l)連接到相同延遲元件鏈的之前延遲元件的輸出(例如，連接到第η個(gè)差分延遲級(jí)IOla的第一延遲元件203a的輸出203a-3)。
[0060]第二逆變器303的輸入Inl (延遲元件203b的第二輸入203b_2)連接到在相對(duì)延遲元件鏈的先前延遲元件之前的延遲元件的輸出(例如，連接到另外的差分延遲級(jí)301的第二延遲元件305的輸出305-2)。
[0061]在圖3c示出的示例中，第二延遲元件203b在輸入InO處接收信號(hào)C，并且在輸入Inl處接收信號(hào)B，并且在延遲元件203b的輸出203b_3處生成的輸出信號(hào)是信號(hào)E。在第二延遲元件205b的情況中，輸入InO將接收信號(hào)D并且輸入Inl將接收信號(hào)A，并且將在第二延遲元件205b的輸出處提供信號(hào)F。
[0062]此外，逆變器301、303可以直接連接到第一電源端子305和第二電源端子307。在第一電源端子305處，提供電源電位VDD，并且在第二電源端子307處，提供接地電位VSS。然而，如圖3c中所示，逆變器301、303還可以通過(guò)功能選擇電路309a、309b耦合到第一電源端子305和第二電源端子307。此類功能選擇電路309a、309b被配置為將電源電位選擇性地提供給逆變器301、303，或者將延遲元件203b的輸出203b_3強(qiáng)制到預(yù)定電位。
[0063]第一功能選擇電路309a包括第一晶體管類型的第一晶體管Pl和第一晶體管類型的第二晶體管P2。第一功能選擇電路309a的第一晶體管Pl的可切換路徑耦合在第一電源電壓端子305與逆變器301、303的第一電源輸入(例如晶體管P3、P4的兩個(gè)第一端子)之間。第一功能選擇電路309a的第二晶體管P2的可切換路徑耦合在第一電源端子305與第一延遲級(jí)203b的輸出203b-3之間。
[0064]此外，第二功能選擇電路309b包括第二晶體管類型的第一晶體管NI和第二晶體管類型的第二晶體管N2。第二功能選擇電路309b的第一晶體管NI耦合在逆變器301、303的第二電源端子(例如，晶體管N4、N3的兩個(gè)第二端子)與第二電源端子307之間。第二功能選擇電路309b的第二晶體管N2耦合在第一延遲元件203b的輸出203b_3與第二電源端子307之間。
[0065]晶體管P1、N2包括復(fù)用器輸入(或者連接到復(fù)用器輸入)，以接收將第一延遲元件203b的輸出203b-3強(qiáng)制到邏輯零(例如，VSS)的信號(hào)enable_p。晶體管P2、NI包括復(fù)用器輸入，用于接收信號(hào)enable_n，以將第一延遲元件203b的輸出203b_3強(qiáng)制到邏輯一(例如，VDD)ο
[0066]在圖3c示出的實(shí)現(xiàn)中，晶體管P1-P4是PMOS晶體管，并且晶體管N1-N4是NMOS晶體管。高電平的信號(hào)enable_p和enable_n將第一延遲元件203b的輸出203b_3強(qiáng)制到零。低電平的信號(hào)enable_n和enable_p將第一延遲元件203b的輸出203b_3強(qiáng)制到一。低電平的信號(hào)enable_p和高電平的信號(hào)enable_n激活逆變器301、303，并因此激活延遲元件203b，使得輸出203b-3處的輸出信號(hào)E基于輸入203b_l、203b_2處的輸入信號(hào)C、B之間的插值。
[0067]功能選擇電路309a、309b可以連接到第一延遲元件203b的起始邊沿復(fù)用器311b，用于將起始邊沿插入到延遲線300中。
[0068]從圖3a可以看出，可以提供多個(gè)這樣的起始邊沿復(fù)用器。在圖3a示出的示例中，針對(duì)每個(gè)第一延遲元件203a至203c提供起始邊沿復(fù)用器31 Ia至31 lc，并針對(duì)每個(gè)第二延遲元件205a至205c提供起始邊沿復(fù)用器313a至313c。
[0069]此外，針對(duì)另外的差分延遲級(jí)301的第一延遲元件303提供起始邊沿復(fù)用器315，并針對(duì)另外的差分延遲級(jí)301的第二延遲元件305提供另一起始邊沿復(fù)用器317。
[0070]在延遲線200的進(jìn)一步的示例性實(shí)現(xiàn)中，實(shí)現(xiàn)一個(gè)這樣的起始邊沿復(fù)用器(例如，差分延遲線300的每個(gè)鏈)可以是足夠的。
[0071]總之，延遲元件203b包括起始邊沿注入輸入(例如，其在該起始邊沿注入輸入處接收信號(hào)enable_p、enable_n),用于獨(dú)立于延遲元件203b的輸入信號(hào)的電位將延遲元件203b的輸出203b-3強(qiáng)制到預(yù)定電位。
[0072]此外，(圖3a中未示出)差分延遲線300可以包括被配置為將起始邊沿注入到差分延遲線300中的起始邊沿注入器。該起始邊沿注入器可以被配置為改變?cè)谄涮帉⑵鹗歼呇夭迦氲讲罘盅舆t線300中的注入點(diǎn)。作為示例，此類起始邊沿注入器可以選擇屬于相同差分延遲級(jí)的起始邊沿復(fù)用器對(duì)，用于在該差分延遲級(jí)處插入起始邊沿。
[0073]在圖3c的示例中，延遲元件203b包括兩個(gè)輸入(也稱為插值輸入)。然而，也可以使用包括附加輸入、即多于兩個(gè)輸入的延遲元件。在圖3c示出的示例中，延遲元件203b具有耦合在延遲元件203b的兩個(gè)輸入203b-l和203b-2與輸出203b_3之間的兩個(gè)逆變器301、303。當(dāng)使用具有多于兩個(gè)輸入的延遲元件時(shí)，此類延遲元件可以包括耦合在延遲元件的各個(gè)輸入與(公共)輸出之間的(相關(guān)聯(lián)的)逆變器。換言之，延遲元件可以包括另外的輸入，其中，這些另外的輸入中的每一個(gè)耦合到先于該延遲元件的差分延遲級(jí)的差分延遲級(jí)的第一延遲元件或第二延遲元件的輸出。此類另外的輸入可以耦合到與該延遲元件在相同鏈中的延遲元件的輸出，或者I禹合到與該延遲元件有別的鏈中的延遲元件的輸出。
[0074]因此，在延遲線200的進(jìn)一步的示例性實(shí)現(xiàn)中，延遲元件(或者每個(gè)延遲元件)被配置為接收多個(gè)輸入信號(hào)，并且通過(guò)基于在其輸入處接收到的輸入信號(hào)執(zhí)行插值來(lái)提供其輸出信號(hào)。
[0075]此外，輸入203b-l、203b_2是數(shù)據(jù)輸入(并且非電源輸入)，并且輸出203b_3是數(shù)據(jù)輸出(并且非電源輸出)。
[0076]圖3b展示了以差分方式針對(duì)差分延遲線300使用多徑插值，以同步延遲線300的獨(dú)立運(yùn)行的單端鏈，并且相對(duì)于常規(guī)單端多徑環(huán)形振蕩器進(jìn)行分辨率增強(qiáng)。[0077]此類常規(guī)單端多徑環(huán)形振蕩器的原理在圖3d中示出。用延遲元件將輸出信號(hào)A的下降沿和輸出信號(hào)A的下降沿插值到上升沿D。單位延遲是上升沿與下降沿(偶延遲)或者下降沿與上升沿(奇延遲)之間的時(shí)間。如圖3d中所示，下降沿A與上升沿B、下降沿C與上升沿D之間的原始分辨率比信號(hào)A中的延遲上升沿/下降沿的固有分辨率低得多。通過(guò)比較圖3b和3d，可以清楚看出信號(hào)A的下降沿與信號(hào)F的上升沿之間的延遲比圖3d中的信號(hào)A的下降沿與信號(hào)D的上升沿之間的延遲小得多。因此，通過(guò)使用差分延遲線的不同鏈之間的插值，可以改進(jìn)差分延遲線的分辨率，因?yàn)檩斎胄盘?hào)與作為結(jié)果的(經(jīng)插值的)輸出信號(hào)之間的延遲可以被設(shè)計(jì)為短得多。
[0078]圖4示出了示例性環(huán)形振蕩器400。環(huán)形振蕩器400包括圖3的延遲線300。此夕卜，第(n+m)個(gè)差分延遲級(jí)201c的輸出203c_3耦合到另外的差分延遲級(jí)301的第二延遲元件305的輸入305-1，并且第(n+m)個(gè)差分延遲級(jí)201c的第二延遲元件的輸出205c_3耦合到另外的差分延遲級(jí)301的第一延遲元件303的輸入303-1。
[0079]對(duì)于多個(gè)差分延遲級(jí)的一般情況，最后差分延遲級(jí)的第一延遲元件的輸出耦合到環(huán)形振蕩器400的第一差分延遲級(jí)的第二延遲元件的輸入，并且最后差分延遲級(jí)的第二延遲元件的輸出耦合到差分環(huán)形振蕩器400的第一差分延遲級(jí)的第一延遲元件的輸入。
[0080]換言之，對(duì)于環(huán)形振蕩器400的兩個(gè)接續(xù)差分延遲級(jí)，差分延遲級(jí)之一的第一延遲元件的輸出不連接到接續(xù)的差分延遲級(jí)的第一延遲元件的輸入，而連接到接續(xù)的差分延遲級(jí)的第二延遲元件的輸入。此外，該差分延遲級(jí)的第二延遲元件的輸出耦合到接續(xù)的差分延遲級(jí)的第一延遲元件的輸入，并且不耦合到接續(xù)的差分延遲級(jí)的第二延遲元件的輸入。
[0081]換言之，對(duì)于直接接續(xù)的差分延遲級(jí)的對(duì)，輸出和輸入交叉耦合，以確保差分環(huán)形振蕩器400的功能性。
[0082]當(dāng)將E處信號(hào)連接回到級(jí)315中的第一延遲元件的另外的輸入303-2，并將F處的信號(hào)連接回到級(jí)315中的第二延遲元件的另外的輸入305-2 (參見(jiàn)圖4中的線402和404)時(shí)，最后差分延遲級(jí)與第一差分延遲級(jí)之間的插值是可能的。
[0083]總之，差分延遲線200及其示例性實(shí)現(xiàn)基于差分環(huán)形振蕩器或延遲線的交叉耦合。這組合了用于分辨率增強(qiáng)的多徑插值與(差分延遲線200及其示例性實(shí)現(xiàn)的兩個(gè)延遲鏈之間的)正和負(fù)延遲鏈同步。
[0084]差分延遲線200及其示例性實(shí)現(xiàn)可以用在例如圖4所示的差分環(huán)形振蕩器中。此類差分環(huán)形振蕩器400可以用在例如時(shí)間數(shù)字轉(zhuǎn)換器中，諸如在移動(dòng)通信設(shè)備中使用的時(shí)間數(shù)字轉(zhuǎn)換器。
[0085]圖5示出了方法500的流程圖。
[0086]方法500包括在串聯(lián)連接的多個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件的第一輸入處提供信號(hào)的步驟501。每個(gè)差分延遲級(jí)包括具有第一輸入、第二輸入與輸出的第一延遲元件，和具有第一輸入、第二輸入與輸出的第二延遲元件。
[0087]方法500在步驟503處繼續(xù)以下操作:將多個(gè)差分延遲級(jí)的第η個(gè)差分延遲級(jí)的第一延遲元件的輸出信號(hào)施加到多個(gè)差分延遲級(jí)的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中m是大于或等于2的偶自然數(shù)。
[0088]在一個(gè)示例中，輸出信號(hào)還被施加到多個(gè)延遲級(jí)的第(n+1)個(gè)差分延遲級(jí)的第一延遲兀件的第一輸入。
[0089]此外，在另一示例中，輸出信號(hào)被提供到的第二延遲元件的輸入是第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的第二輸入，并且在多個(gè)延遲級(jí)的第(η+m-l)個(gè)差分延遲級(jí)的第二延遲元件的輸出處提供的輸出信號(hào)被提供給第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的第一輸入。
[0090]方法500可以通過(guò)示例性差分延遲線環(huán)或振蕩器以及它們的不同/變型的實(shí)現(xiàn)來(lái)執(zhí)行。
[0091 ] 圖6示出了示例性方法600的流程圖。
[0092]方法600包括在串聯(lián)連接的多個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件的第一輸入處提供信號(hào)的步驟601。每個(gè)差分延遲級(jí)具有包括第一輸入、第二輸入與輸出的第一延遲元件，和包括第一輸入、第二輸入與輸出的第二延遲元件。信號(hào)還被施加到多個(gè)差分延遲級(jí)的隨后差分延遲級(jí)的第二延遲元件的輸入。
[0093]在一個(gè)示例中，信號(hào)被施加到的隨后差分延遲級(jí)的第二延遲元件的輸入是隨后差分延遲級(jí)的第二延遲元件的第二輸入，并且在差分延遲級(jí)的第二延遲元件的輸出處提供的輸出信號(hào)被施加到隨后差分延遲級(jí)的第二延遲元件的第一輸入。
[0094]方法600可以通過(guò)示例性差分延遲線或環(huán)形振蕩器以及它們的示例性實(shí)現(xiàn)來(lái)執(zhí)行。
[0095]可以通過(guò)本文關(guān)于裝置描述的任何特征和功能性對(duì)方法500、600進(jìn)行補(bǔ)充，并且可以使用該裝置的硬件部件來(lái)實(shí)現(xiàn)方法500、600。
[0096]盡管已經(jīng)在裝置的上下文中描述了一些方面，但是應(yīng)該清楚，這些方面也代表了對(duì)應(yīng)方法的描述，其中，框或設(shè)備對(duì)應(yīng)于方法步驟或方法步驟的特征。類似地，在方法步驟的上下文中描述的方面也代表了對(duì)應(yīng)框或?qū)?yīng)裝置的項(xiàng)目或特征的描述?？梢酝ㄟ^(guò)(或使用)例如像微處理器、可編程計(jì)算機(jī)或電子電路這樣的硬件裝置來(lái)執(zhí)行一些或所有方法步驟。在一些示例中，可以通過(guò)此類裝置來(lái)執(zhí)行某一個(gè)或多個(gè)最重要的方法步驟。
[0097]取決于特定的實(shí)現(xiàn)要求，可以在硬件中或在軟件中實(shí)現(xiàn)示例。該實(shí)現(xiàn)可以使用其上存儲(chǔ)有電子可讀控制信號(hào)的數(shù)字存儲(chǔ)介質(zhì)來(lái)執(zhí)行，該數(shù)字存儲(chǔ)介質(zhì)例如是軟盤、DVD、藍(lán)光、CD、ROM、PROM、EPROM、EEPROM或閃速存儲(chǔ)器，該數(shù)字存儲(chǔ)介質(zhì)與可編程計(jì)算機(jī)系統(tǒng)進(jìn)行協(xié)作(或者能夠進(jìn)行協(xié)作)，以使得執(zhí)行各個(gè)方法。因此，數(shù)字存儲(chǔ)介質(zhì)可以是計(jì)算機(jī)可讀的。
[0098]一些示例包括具有電子可讀控制信號(hào)的數(shù)據(jù)載體，其能夠與可編程計(jì)算機(jī)系統(tǒng)進(jìn)行協(xié)作，以使得執(zhí)行本文描述的方法之一。
[0099]通常，示例可以實(shí)現(xiàn)為具有程序代碼的計(jì)算機(jī)程序產(chǎn)品，當(dāng)計(jì)算機(jī)程序產(chǎn)品在計(jì)算機(jī)上運(yùn)行時(shí)，程序代碼運(yùn)轉(zhuǎn)來(lái)執(zhí)行這些方法之一。程序代碼例如可以存儲(chǔ)在機(jī)器可讀載體上。
[0100]其他示例包括存儲(chǔ)在機(jī)器可讀載體上的用于執(zhí)行本文描述的方法之一的計(jì)算機(jī)程序。
[0101]換言之，示例性方法的實(shí)現(xiàn)因此是具有程序代碼的計(jì)算機(jī)程序，當(dāng)計(jì)算機(jī)程序在計(jì)算機(jī)上運(yùn)行時(shí)，程序代碼用于執(zhí)行本文描述的方法之一。
[0102]因此，示例性方法的進(jìn)一步實(shí)現(xiàn)是數(shù)據(jù)載體(或數(shù)字存儲(chǔ)介質(zhì)或計(jì)算機(jī)可讀介質(zhì))，其包括記錄在其上的用于執(zhí)行本文描述的方法之一的計(jì)算機(jī)程序。數(shù)據(jù)載體、數(shù)字存儲(chǔ)介質(zhì)或記錄介質(zhì)通常是有形的和/或非暫態(tài)的。
[0103]因此，示例性方法的進(jìn)一步實(shí)現(xiàn)是表示用于執(zhí)行本文描述的方法之一的計(jì)算機(jī)程序的數(shù)據(jù)流或信號(hào)序列。數(shù)據(jù)流或信號(hào)序列例如可以被配置為經(jīng)由數(shù)據(jù)通信連接，例如經(jīng)由因特網(wǎng)，而被傳送。
[0104]進(jìn)一步的示例包括被配置為或適于執(zhí)行本文描述的方法之一的處理裝置，例如計(jì)算機(jī)或可編程邏輯器件。
[0105]進(jìn)一步的示例包括其上安裝有用于執(zhí)行本文描述的方法之一的計(jì)算機(jī)程序的計(jì)算機(jī)。
[0106]進(jìn)一步的示例包括被配置為(例如，電子地或光學(xué)地)將用于執(zhí)行本文描述的方法之一的計(jì)算機(jī)程序傳送到接收機(jī)的裝置或系統(tǒng)。接收機(jī)例如可以是計(jì)算機(jī)、移動(dòng)設(shè)備、存儲(chǔ)設(shè)備等等。該裝置或系統(tǒng)例如可以包括用于將計(jì)算機(jī)程序傳送到接收機(jī)的文件服務(wù)器。
[0107]在一些示例中，可編程邏輯器件(例如，現(xiàn)場(chǎng)可編程門陣列)可以用于執(zhí)行本文描述的方法的一些或全部功能性。在一些示例中，現(xiàn)場(chǎng)可編程門陣列可以與微處理器協(xié)作，以便執(zhí)行本文描述的方法之一。通常，這些方法由任何硬件裝置來(lái)執(zhí)行。
[0108]以上描述的示例僅僅是說(shuō)明性的。應(yīng)當(dāng)理解，對(duì)本文描述的布置和細(xì)節(jié)的修改和變型對(duì)于本領(lǐng)域其他技術(shù)人員而言將是清楚的。因此，意圖僅由待審未決的專利權(quán)利要求書的范圍而非由通過(guò)對(duì)本文中示例的描述和說(shuō)明所呈現(xiàn)的具體細(xì)節(jié)來(lái)進(jìn)行限制。
[0109]盡管每項(xiàng)權(quán)利要求僅引用回一項(xiàng)單個(gè)權(quán)利要求，但是本公開(kāi)還涵蓋了任何能設(shè)想到的權(quán)利要求的組合。
【權(quán)利要求】
1.一種差分延遲線，包括: 串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件，和包含第一輸入、第二輸入與輸出的第二延遲兀件；并且 其中，多個(gè)差分延遲級(jí)的第η個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到多個(gè)差分延遲級(jí)的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中m是大于或等于二的偶自然數(shù)。
2.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，每個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到接續(xù)的差分延遲級(jí)的第一延遲元件的第一輸入；并且 其中，每個(gè)差分延遲級(jí)的第二延遲元件的輸出耦合到接續(xù)的差分延遲級(jí)的第二延遲元件的第一輸入。
3.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，第η個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入是第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的第二輸入。
4.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，第η個(gè)差分延遲級(jí)的第二延遲元件的輸出耦合到第(n+m)個(gè)差分延遲級(jí)的第一延遲元件的輸入。
5.根據(jù)權(quán)利要求1所述的差分延遲級(jí)，· 其中，第(n+m)個(gè)差分延遲級(jí)的第二延遲元件被配置為基于在其第一輸入處接收到的信號(hào)的逆版本和在其第二輸入處接收到的信號(hào)的逆版本來(lái)在其輸出處提供輸出信號(hào)。
6.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，第(n+m)個(gè)差分延遲級(jí)的第二延遲元件包括另外的輸入，每個(gè)另外的輸入耦合到先于第(n+m)個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件或第二延遲元件的輸出。
7.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，第(n+m)個(gè)差分延遲級(jí)的第二延遲元件包括針對(duì)每個(gè)輸入的逆變器，所述逆變器耦合在第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的各個(gè)輸入與輸出之間。
8.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，每個(gè)延遲元件的輸入是數(shù)據(jù)輸入，并且每個(gè)延遲元件的輸出是數(shù)據(jù)輸出。
9.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，第(n+m)個(gè)差分延遲級(jí)的第二延遲元件被配置為通過(guò)基于在其輸入處接收到的信號(hào)執(zhí)行插值來(lái)在其輸出處生成輸出信號(hào)。
10.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，第η個(gè)差分延遲級(jí)的第一延遲元件的輸出直接連接到第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入。
11.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，每個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到下下個(gè)差分延遲級(jí)的第二延遲元件的輸入。
12.根據(jù)權(quán)利要求1所述的差分延遲線， 其中，多個(gè)差分延遲級(jí)的差分延遲級(jí)的至少第一延遲元件包括起始邊沿注入輸入，用于獨(dú)立于所述第一延遲元件的輸入處的電位將所述第一延遲元件的輸出強(qiáng)制到預(yù)定電位。
13.根據(jù)權(quán)利要求12所述的差分延遲線， 其中，此外，多個(gè)差分延遲級(jí)的另外的差分延遲級(jí)的第一延遲元件包括起始邊沿注入輸入，用于將所述另外的差分延遲級(jí)的第一延遲元件的輸出強(qiáng)制到預(yù)定電位。
14.根據(jù)權(quán)利要求1所述的差分延遲線，還包括: 起始邊沿注入器，被配置為將起始邊沿注入到差分延遲線中；并且 其中，起始邊沿注入器被配置為改變?cè)谄涮帉⑵鹗歼呇夭迦氲讲罘盅舆t線中的注入點(diǎn)。
15.根據(jù)權(quán)利要求1所述的差分延遲線，其中，第一和第二延遲元件包括至少一個(gè)另外的輸入。
16.一種差分環(huán)形振蕩器，包括: 差分延遲線，包括: 串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件，和包含第一輸入、第二輸入與輸出的第二延遲兀件； 其中，多個(gè)差分延遲級(jí)的第η個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到多個(gè)差分延遲級(jí)的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中m是大于或等于二的偶自然數(shù)。
17.根據(jù)權(quán)利要求16所述的差分環(huán)形振蕩器， 其中，差分延遲線的最后差分延遲級(jí)的第一延遲`元件的輸出耦合到差分延遲線的第一差分延遲級(jí)的第二延遲元件的輸入；并且 其中，最后差分延遲級(jí)的第二延遲元件的輸出耦合到差分延遲線的第一差分延遲級(jí)的第一延遲元件的輸入。
18.—種差分延遲線,包括: 串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件，和包含第一輸入、第二輸入與輸出的第二延遲兀件； 其中，在多個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件的第一輸入處的信號(hào)還被施加到多個(gè)差分延遲級(jí)的隨后差分延遲級(jí)的第二延遲元件的輸入。
19.根據(jù)權(quán)利要求18所述的差分延遲線， 其中，差分延遲級(jí)是第η個(gè)差分延遲級(jí)，并且隨后差分延遲級(jí)是第(n+i)差分延遲級(jí)，其中i是大于或等于I的奇數(shù)。
20.根據(jù)權(quán)利要求18所述的差分延遲線， 其中，信號(hào)被施加到的隨后差分延遲級(jí)的第二延遲元件的輸入是隨后差分延遲級(jí)的第二延遲元件的第二輸入；并且 其中，此外，在差分延遲級(jí)的第二延遲元件的輸出處的輸出信號(hào)被提供給隨后差分延遲級(jí)的第二延遲元件的第一輸入。
21.根據(jù)權(quán)利要求18所述的差分延遲線， 其中，在差分延遲級(jí)的第二延遲元件的第一輸入處的另外的信號(hào)被提供給隨后差分延遲級(jí)的第一延遲元件的輸入。
22.根據(jù)權(quán)利要求18所述的差分延遲線， 其中，信號(hào)從差分延遲級(jí)的第一延遲元件的第一輸入被提供給隨后差分延遲級(jí)的第二延遲元件的輸入，之間沒(méi)有任何另外的延遲元件。
23.—種移動(dòng)通信設(shè)備，包括: 天線端口 ； RF前端； 數(shù)字基帶處理器；以及 差分延遲線，包括: 串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件，和包含第一輸入、第二輸入與輸出的第二延遲兀件；并且 其中，多個(gè)差分延遲級(jí)的第η個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到多個(gè)差分延遲級(jí)的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中m是大于或等于二的偶自然數(shù)；其中，差分延遲線包括在RF前端中或數(shù)字基帶處理器中；并且其中，RF前端耦合到天線端口和數(shù)字基帶處理器。
24.根據(jù)權(quán)利要求23所述的移動(dòng)通信設(shè)備， 其中，差分延遲線包括在RF前端或數(shù)字基帶處理器的時(shí)間數(shù)字轉(zhuǎn)換器中。
25.—種移動(dòng)通信設(shè)備，包括: 天線端口 ； RF前端； 數(shù)字基帶處理器；以及 差分延遲線，包括: 串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件，和包含第一輸入、第二輸入與輸出的第二延遲兀件； 其中，在多個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件的第一輸入處的信號(hào)還被施加到多個(gè)差分延遲級(jí)的隨后差分延遲級(jí)的第二延遲元件的輸入； 其中，差分延遲線包括在RF前端中或數(shù)字基帶處理器中；并且 其中，RF前端耦合到天線端口和數(shù)字基帶處理器。
26.根據(jù)權(quán)利要求25所述的移動(dòng)通信設(shè)備， 其中，差分延遲線包括在RF前端或數(shù)字基帶處理器的時(shí)間數(shù)字轉(zhuǎn)換器中。
27.—種方法,包括: 在串聯(lián)連接的多個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件的第一輸入處提供信號(hào)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲元件，和包含第一輸入、第二輸入與輸出的第二延遲元件；以及 將多個(gè)差分延遲級(jí)的第η個(gè)差分延遲級(jí)的第一延遲元件的輸出信號(hào)施加到多個(gè)差分延遲級(jí)的第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的輸入，其中m是大于或等于2的偶自然數(shù)。
28.根據(jù)權(quán)利要求27所述的方法， 其中，輸出信號(hào)還被施加到多個(gè)差分延遲級(jí)的第(n+1)個(gè)差分延遲級(jí)的第一延遲元件的第一輸入。
29.根據(jù)權(quán)利要求27所述的方法， 其中，信號(hào)被提供到的第二延遲元件的輸入是第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的第二輸入；并且其中，在多個(gè)差分延遲級(jí)的第(η+m-l)個(gè)差分延遲級(jí)的第二延遲元件的輸出處提供的輸出信號(hào)被提供給第(n+m)個(gè)差分延遲級(jí)的第二延遲元件的第一輸入。
30.一種方法,包括: 在串聯(lián)連接的多個(gè)差分延遲級(jí)的差分延遲級(jí)的第一延遲元件的第一輸入處提供信號(hào)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲元件，和包含第一輸入、第二輸入與輸出的第二延遲元件；并且 其中，信號(hào)還被施加到多個(gè)差分延遲級(jí)的隨后差分延遲級(jí)的第二延遲元件的輸入。
31.根據(jù)權(quán)利要求30所述的方法， 其中，信號(hào)被施加到的隨后差分延遲級(jí)的第二延遲元件的輸入是隨后差分延遲級(jí)的第二延遲元件的第二輸入；并且 其中，在差分延遲級(jí)的第二延遲元件的輸出處提供的輸出信號(hào)被施加到隨后差分延遲級(jí)的第二延遲元件的第一輸入。
32.一種差分延遲線，包括: 串聯(lián)連接的多個(gè)差分延遲級(jí)，每個(gè)差分延遲級(jí)包括包含第一輸入、第二輸入與輸出的第一延遲兀件，和包含第一輸入、 第二輸入與輸出的第二延遲兀件； 其中，每個(gè)差分延遲級(jí)的第一延遲元件的輸出耦合到下下個(gè)差分延遲級(jí)的第二延遲元件的第二輸入，并且每個(gè)差分延遲級(jí)的第二延遲元件的輸出耦合到下下個(gè)差分延遲級(jí)的第一延遲兀件的第二輸入； 其中，每個(gè)差分延遲級(jí)的第一延遲元件的輸出還耦合到下一個(gè)差分延遲級(jí)的第一延遲元件的第一輸入，并且每個(gè)差分延遲級(jí)的第二延遲元件的輸出還耦合到下一個(gè)差分延遲級(jí)的第二延遲元件的第一輸入；并且 其中，每個(gè)延遲元件包括耦合在延遲元件的第一輸入與輸出之間的第一逆變器，和耦合在延遲元件的第二輸入與輸出之間的第二逆變器。
【文檔編號(hào)】H03L7/099GK103716046SQ201310447975
【公開(kāi)日】2014年4月9日 申請(qǐng)日期:2013年9月27日 優(yōu)先權(quán)日:2012年9月28日
【發(fā)明者】M.欣珀 申請(qǐng)人:英特爾移動(dòng)通信有限責(zé)任公司