一種無靜態(tài)功耗的芯片打線選擇電路的制作方法
【專利摘要】本發(fā)明公開一種無靜態(tài)功耗的芯片打線選擇電路；PMOS管T1的D極與電路控制端及電路受控端連接，G極接電容C1及電阻R2一端，還接PMOS管T4的D極；PMOS管T1的S極串聯(lián)電阻R1后接VDD、PMOS管T4的S極和G極及PMOS管T2的S極；電容C1的另一端接GND；電阻R2的另一端同時接PMOS管T2與NMOS管T3的D極，NMOS管T3的S極接GND，而PMOS管T2與NMOS管T3的G極相接后連接電路受控端。本發(fā)明只有電路控制端連接GND時需一根連接線，且電路控制端連接GND或者懸空都無靜態(tài)功耗。
【專利說明】一種無靜態(tài)功耗的芯片打線選擇電路
【技術領域】
[0001]本發(fā)明涉及一種打線選擇電路，尤其是指一種無靜態(tài)功耗的芯片打線選擇電路?！颈尘凹夹g】
[0002]在集成電路設計中經(jīng)常通過對PAD (結合區(qū))連接到GND (電源地)、不連線懸空或者連線到VCC (供電電壓)，進而改變芯片內(nèi)部邏輯，從而實現(xiàn)一種裸片封裝成兩個或更多個不同功能的產(chǎn)品。
[0003]如圖1所示，現(xiàn)有技術無靜態(tài)功耗的芯片打線選擇電路，由電阻R及施密特觸發(fā)器組成；施密特觸發(fā)器一端接電阻R—端，另一端輸出邏輯信號給芯片；電阻R的另一端接芯片打線連接盤(Bonding PAD);芯片打線連接盤通過連接線接VCC，施密特觸發(fā)器輸出高電平信號給芯片，芯片無靜態(tài)電流；或者，芯片打線連接盤通過連接線接GND，施密特觸發(fā)器輸出低電平信號給芯片，芯片無靜態(tài)電流，如表一所示。其缺陷在于:所述無靜態(tài)功耗的芯片打線選擇電路中的芯片打線連接盤(Bonding PAD)需接兩根連接線,影響集成電路的布局。
[0004]表一
【權利要求】
1.一種無靜態(tài)功耗的芯片打線選擇電路，其特征在于:包括PMOS管Tl、電阻R1、電容CUPMOS管T2、NM0S管T3、電阻R2及PMOS管T4 ；PM0S管Tl的D極與電路控制端及電路受控端連接，G極接電容Cl及電阻R 2 一端，還接PMOS管T4的D極；PM0S管Tl的S極串聯(lián)電阻Rl后接VDD、PM0S管T4的S極和G極及PMOS管T2的S極；電容Cl的另一端接GND ；電阻R2的另一端同時接PMOS管T2與NMOS管T3的D極，NMOS管T3的S極接GND，而PMOS管T2與NMOS管T3的G極相接后連接電路受控端。
2.如權利要求1所述的一種無靜態(tài)功耗的芯片打線選擇電路，其特征在于:電路控制端為芯片打線連接盤，芯片打線連接盤懸空或者接GND。
3.如權利要求1所述的一種無靜態(tài)功耗的芯片打線選擇電路，其特征在于:電路受控端為輸出邏輯引腳，輸出邏輯引腳接芯片。
【文檔編號】H03K19/0185GK103457599SQ201310391755
【公開日】2013年12月18日 申請日期:2013年9月2日 優(yōu)先權日:2013年9月2日
【發(fā)明者】趙東世 申請人:矽恩微電子(廈門)有限公司