低功耗主從觸發(fā)器的制造方法
【專利摘要】本發(fā)明涉及低功耗主從觸發(fā)器。在主從觸發(fā)器中，主鎖存器具有第一和第二三態(tài)級以及第一反饋級。從鎖存器具有第三和第四三態(tài)級，以及第二反饋級。提供了具有相反相位的第一和第二時鐘開關(guān)。第一時鐘開關(guān)配置在第一或第四三態(tài)級中的一個中，并且第一和第四三態(tài)級中的另一個共享第一時鐘開關(guān)。第二時鐘開關(guān)配置在第二或第三三態(tài)級中的一個中，并且第二和第三三態(tài)級中的另一個共享第二時鐘開關(guān)。第二三態(tài)級還具有附加的一對互補器件，其具有互相串聯(lián)連接的信號路徑，并且都由從鎖存器數(shù)據(jù)輸出門控。該觸發(fā)器減少了時鐘開關(guān)的數(shù)量和時鐘開關(guān)的功耗。
【專利說明】低功耗主從觸發(fā)器
【背景技術(shù)】
[0001 ] 本發(fā)明涉及一種數(shù)字邏輯電路，并且更特別的，涉及低功耗主從觸發(fā)器。
[0002]主從觸發(fā)器被廣泛使用在數(shù)字邏輯電路中。通常一個主從D觸發(fā)器有兩個串聯(lián)連接的并且由兩相時鐘信號驅(qū)動的門控鎖存器。主鎖存器在時鐘信號第一相位的下降沿寄存輸入信號的值，時鐘信號第一相位的下降沿是主鎖存器的有效時鐘沿。從鎖存器在接下來的反相時鐘信號下降沿寄存來自主鎖存器的輸出信號的值，反相時鐘信號下降沿是從鎖存器的有效時鐘沿。
[0003]由于大量的鎖存器可能用于一個典型的集成電路(1C)，鎖存器的功耗會很顯著。已采用了各種技術(shù)來減少這種功耗。然而，大多數(shù)這些技術(shù)具有增加電路面積和/或?qū)е滦阅軗p失，如增加設(shè)置或保持時間，時鐘毛刺和不穩(wěn)定操作風(fēng)險的缺點，。
[0004]因此，能在減少IC中觸發(fā)器功耗的同時避免部分或全部這些缺點是有利的。
【專利附圖】

【附圖說明】
[0005]本發(fā)明以舉例的方式說明，并不限于附圖所示相關(guān)實施例，附圖中同樣的標(biāo)記表示類似的元件。圖中的元件用于簡單清晰的說明，并且不一定是按比例繪制的。
[0006]圖1是現(xiàn)有的主從D觸發(fā)器的原理電路圖；
[0007]圖2是說明現(xiàn)有觸發(fā)器的原理電路圖，其中四個三態(tài)級共享兩個時鐘開關(guān)，導(dǎo)致邏輯爭用；
[0008]圖3是以示例方式給出的，根據(jù)本發(fā)明的一實施例的主從D觸發(fā)器的原理電路圖，以及；
[0009]圖4是以示例方式給出的，根據(jù)本發(fā)明的另一實施例的主從D觸發(fā)器的原理電路圖。
【具體實施方式】
[0010]下面的觸發(fā)器的例子使用正電壓信號對應(yīng)于斷言的(asserted)邏輯真值，以及零電壓信號對應(yīng)于去斷言的(de-asserted)邏輯假值來描述。然而，應(yīng)當(dāng)理解，描述的觸發(fā)器可能采用零(或負(fù)的)電壓信號對應(yīng)于斷言的邏輯真值，以及正的電壓信號對應(yīng)于去斷言的邏輯假值。此外，在例子中描述了特定的導(dǎo)電類型或電位極性，但應(yīng)當(dāng)理解，例子可采用相反的導(dǎo)電類型和極性。
[0011]圖1示出了一個已知的主從D觸發(fā)器100，其包括主鎖存器101和從鎖存器102。時鐘源103接收系統(tǒng)時鐘信號CK并且包括一對串聯(lián)連接的反相器104和106以從系統(tǒng)時鐘信號CK產(chǎn)生反相時鐘信號CN和同相時鐘信號C，并且將時鐘信號C和CN提供給觸發(fā)器100。
[0012]主鎖存器101具有第一和第二三態(tài)級108和110 (其具有各自的數(shù)據(jù)輸入、數(shù)據(jù)輸出、和時鐘開關(guān))，用于從第一和第二三態(tài)級108和110的數(shù)據(jù)輸出至第二三態(tài)級110的數(shù)據(jù)輸入的正反饋的第一反饋級INV1。第一三態(tài)級108和第二三態(tài)級110的時鐘開關(guān)反相。[0013]類似地，從鎖存器102具有第三和第四三態(tài)級112和114 (其具有各自的數(shù)據(jù)輸入、數(shù)據(jù)輸出、和時鐘開關(guān))，用于從第三和第四三態(tài)級112和114的數(shù)據(jù)輸出至第四三態(tài)級114的數(shù)據(jù)輸入的正反饋的第二反饋級INV2。第三三態(tài)級112和第四三態(tài)級114的時鐘開關(guān)反相。
[0014]操作上，第一三態(tài)級108的數(shù)據(jù)輸入從輸入端118接收數(shù)據(jù)輸入信號。第三三態(tài)級112的數(shù)據(jù)輸入從第一反饋級INVl的輸出(其是主鎖存器101的輸出)接收數(shù)據(jù)信號。從鎖存器102的輸出信號Q(其是觸發(fā)器100的輸出)，出現(xiàn)在第二反饋級INV2的輸出端120。
[0015]更具體地，三態(tài)級108，110，112和114是反相級，并且第一和第二反饋級也是反相器。第一三態(tài)級108包括一對數(shù)據(jù)反相器元件，數(shù)據(jù)反相器元件具有P型和η型互補金屬氧化物半導(dǎo)體(CMOS)器件MPl和麗1，有連接到高和低電壓電源Vdd和Vss的信號路徑以及連接為接收第一三態(tài)級108數(shù)據(jù)輸入信號的控制電極(柵極)。第一三態(tài)級108的第一時鐘開關(guān)包括一對時鐘開關(guān)元件SP1-SN1，設(shè)計為具有相互串聯(lián)連接的信號路徑并且串聯(lián)數(shù)據(jù)反相器元件器件MPl-MNl信號路徑的P型和η型CMOS器件。時鐘開關(guān)元件SPl在其控制電極接收時鐘信號C，而時鐘開關(guān)元件SNl在其控制電極接收反相時鐘信號CN。類似地，其他三態(tài)反相級110,112和114分別包括一對數(shù)據(jù)反相元件,數(shù)據(jù)反相元件具有P型和η型CMOS器件MP2-MN2，MP3-MN3，和MP4-MN4，具有連接到高和低電壓電源Vdd和Vss的信號路徑以及連接為分別接收三態(tài)反相級110，112和114的數(shù)據(jù)輸入信號的控制電極。三態(tài)反相級110，112和114的時鐘開關(guān)分別包括一對時鐘開關(guān)元件SP2-SN2，SP3-SN3，和SP4-SN4，設(shè)計為P型和η型CMOS器件，具有相互串聯(lián)連接的信號路徑并且串聯(lián)數(shù)據(jù)反相器元件器件MP2-MN2,MP3-MN3和MP4-MN4的信號路徑。時鐘開關(guān)元件SN2，SN3和SP4在其控制電極接收時鐘信號C，而時鐘開關(guān)元件SP2，SP3和SM在其控制電極接收反相相位時鐘信號CN。
[0016]當(dāng)時鐘信號時C和CN分別去斷言和斷言時，第一和第四三態(tài)級108和114的數(shù)據(jù)信號輸出是各自的數(shù)據(jù)輸入的函數(shù)。具體地，當(dāng)時鐘信號C和CN分別斷言和去斷言時，第一和第四三態(tài)級108和114被關(guān)閉(高阻抗數(shù)據(jù)信號輸出)。同時，當(dāng)時鐘信號時C和CN分別斷言和去斷言時，第二和第三三態(tài)級110和112的數(shù)據(jù)信號輸出是各自的數(shù)據(jù)輸入的函數(shù)。即，當(dāng)時鐘信號C和CN分別去斷言和斷言時，第二和第三三態(tài)級110和112被關(guān)閉(高阻抗數(shù)據(jù)信號輸出)。
[0017]第一和第二三態(tài)級108和110的輸出信號出現(xiàn)在節(jié)點122，節(jié)點122連接到包括SPl-SNl的第一時鐘開關(guān)，包括SP2-SN2的第二時鐘開關(guān)的信號路徑，并連接到第一反饋反相器INVl的輸入。第三三態(tài)級112的數(shù)據(jù)輸入在節(jié)點124由第一反饋反相器INVl的輸出信號提供。第三和第四三態(tài)級112和114的輸出信號出現(xiàn)在節(jié)點126，節(jié)點126連接到包括SP3-SN3的第三時鐘開關(guān)和包括SP4-SN4的第四時鐘開關(guān)的信號路徑，并且連接到第二反相器INV2的輸入。位于從鎖存器102的輸出以及D觸發(fā)器100在輸出端120處的輸出Q被施加到數(shù)據(jù)反相器元件器件MP4-MN4的控制電極以提供第四三態(tài)級114的正反饋。
[0018]減少如圖1所示的那種D觸發(fā)器的功耗的已知方法往往效率低下，并且導(dǎo)致更復(fù)雜的設(shè)計流程，增加了設(shè)計周期時間和增加了管芯大小，經(jīng)常還有功率減少有限的問題。
[0019]本領(lǐng)域技術(shù)人員理解時鐘信號切換本身通常比數(shù)據(jù)信號切換更頻繁而且一般比數(shù)據(jù)信號切換在功耗上占更大比例。也就是說，如果觸發(fā)器時鐘開關(guān)的數(shù)量降低，觸發(fā)器功耗將相應(yīng)地減少。對于圖1所示的D觸發(fā)器，因為第一和第四時鐘開關(guān)有相同的時鐘信號輸入和時鐘相位,第二和第三時鐘開關(guān)有相同的時鐘信號輸入和相同的時鐘相位，第一和第四三態(tài)級共享一個時鐘開關(guān)，第二第三三態(tài)級可共享一個時鐘開關(guān)是希望的，這樣觸發(fā)器中時鐘開關(guān)的數(shù)量減少了。然而，在這種情況下，容易出現(xiàn)邏輯沖突。
[0020]圖2示出了一個觸發(fā)器200的例子，觸發(fā)器200有如上所述的主鎖存器201和從鎖存器202，除了主鎖存器201的第一三態(tài)級203和從鎖存器202的第四三態(tài)級209共享第一時鐘開關(guān)，以及主鎖存器201的第二三態(tài)級205和從鎖存器202的第三三態(tài)級207共享第二時鐘開關(guān)。
[0021]圖2所示，包括SPl和SNl的第一時鐘開關(guān)設(shè)計成在第一三態(tài)級203中，第四三態(tài)級209通過節(jié)點“cpp”和“cnn”共享第一時鐘開關(guān)，從而圖1所示的時鐘開關(guān)元件SM和SP4可被除去。包括SP3和SN3的第二時鐘開關(guān)設(shè)計成在第三三態(tài)級207中，第二三態(tài)級205通過節(jié)點“cnp”和“cpn”共享第二時鐘開關(guān)，從而圖1所示的時鐘開關(guān)元件SP2和SN2也可被除去。然而，當(dāng)節(jié)點222處的值不同于節(jié)點226處的值時，主鎖存器201的節(jié)點222和從鎖存器202的節(jié)點226之間將發(fā)生邏輯沖突。假設(shè)包括SP1/SN1的第一時鐘開關(guān)打開，包括SP3/SN3的第二時鐘開關(guān)關(guān)閉，節(jié)點222的邏輯值“pm”，節(jié)點224的邏輯值“m”，節(jié)點226的邏輯值“ss”分別是“1”，“O”和“0”，由于數(shù)據(jù)元件MP2和MP3都打開，節(jié)點222將通過MP2節(jié)點“cnp”和MP3連接節(jié)點226。在另一情況中，假設(shè)節(jié)點222的“pm”，節(jié)點224的“m”，節(jié)點226的“ss”分別是“O”、“ I”，“ I”，由于數(shù)據(jù)元件MP2和MP3都打開，節(jié)點222將通過麗2，節(jié)點“cpn”和麗3連接到節(jié)點226。由于它們有不同的邏輯值，邏輯沖突發(fā)生，并且因此，觸發(fā)器200不能正常工作。因此，當(dāng)試圖減少觸發(fā)器中時鐘開關(guān)的數(shù)量時，必須考慮這種邏輯沖突問題。
[0022]根據(jù)本發(fā)明實施例的觸發(fā)器解決了上述技術(shù)問題。在本發(fā)明的一實施例中，觸發(fā)器包括主鎖存器和從鎖存器。主鎖存器有第一和第二三態(tài)級，第一，第二三態(tài)級分別具有第一三態(tài)級的數(shù)據(jù)輸入門控的第一對互補半導(dǎo)體器件和第二三態(tài)級的數(shù)據(jù)輸入門控的第二對互補半導(dǎo)體器件，主鎖存器還有用于從第一和第二三態(tài)級的數(shù)據(jù)輸出至第二三態(tài)級的數(shù)據(jù)輸入的正反饋的第一反饋級。從鎖存器連接主鎖存器，并且具有第三和第四三態(tài)級。第三和第四三態(tài)級分別具有第三三態(tài)級的數(shù)據(jù)輸入門控的第三對互補半導(dǎo)體器件，第四三態(tài)級的數(shù)據(jù)輸入門控的第四對互補半導(dǎo)體器件，從鎖存器還有用于從第三和第四三態(tài)級的數(shù)據(jù)輸出至第四三態(tài)級的數(shù)據(jù)輸入的正反饋的第二反饋級。觸發(fā)器進(jìn)一步包括有相反相位的，從一個時鐘信號源接收時鐘信號的第一和第二時鐘開關(guān)。在第一和第四三態(tài)級中的一個中配置第一時鐘開關(guān)，另一個共享第一時鐘開關(guān)。在第二和第三三態(tài)級中的一個中配置第二時鐘開關(guān)，第二和第三三態(tài)級之中另一個三態(tài)級共享第二時鐘開關(guān)。第二三態(tài)級進(jìn)一步包括附加的一對互補半導(dǎo)體器件，該半導(dǎo)體器件有相互串聯(lián)的信號路徑，并且都由從鎖存器的數(shù)據(jù)輸出門控。
[0023]在本發(fā)明實施例中，第一、第二、第三和第四對互補半導(dǎo)體器件有相互串聯(lián)連接并且與第一或第二時鐘開關(guān)串聯(lián)連接的各自信號路徑。附加的一對互補半導(dǎo)體器件有串聯(lián)連接第二對互補的半導(dǎo)體器件的信號路徑。第二對互補半導(dǎo)體器件的PMOS的位置和附加的一對互補半導(dǎo)體器件的PMOS的位置是可交換的，第二對互補半導(dǎo)體器件的NMOS的位置和附加的一對互補半導(dǎo)體器件的NMOS的位置是可交換的。第一和第二時鐘開關(guān)分別連接電源。
[0024]根據(jù)本發(fā)明的一個實施例，第一時鐘開關(guān)配置在第一三態(tài)級中，第二時鐘開關(guān)配置在第二三態(tài)級中。根據(jù)本發(fā)明的一個實施例，第一時鐘開關(guān)配置在第一三態(tài)級中，第二時鐘開關(guān)配置在第三三態(tài)級中。在另一個實施例中，第一時鐘開關(guān)配置在第四三態(tài)級中，第二時鐘開關(guān)配置在第二三態(tài)級中。在本發(fā)明的另一個實施例中，第一時鐘開關(guān)配置在第四三態(tài)級中，第二時鐘開關(guān)配置在第三三態(tài)級中。
[0025]本發(fā)明的實施例也提供了操作上面描述的觸發(fā)器的方法，通過應(yīng)用數(shù)據(jù)輸入信號到第一三態(tài)級的數(shù)據(jù)輸入，以及應(yīng)用一個時鐘輸入信號到第一和第二時鐘開關(guān)。該方法還包括其中第二對互補半導(dǎo)體器件和附加的一對互補半導(dǎo)體器件PMOS的位置是可交換的，以及第二對互補半導(dǎo)體器件和附加的一對互補半導(dǎo)體器件NOMS的位置是可交換的。該方法還可包括其中第一時鐘開關(guān)配置在第一三態(tài)級中，第二時鐘開關(guān)配置在第二三態(tài)級中。該方法還可包括其中第一時鐘開關(guān)配置在第一三態(tài)級中，第二時鐘開關(guān)配置在第三三態(tài)級中。在一個實施例中，第一時鐘開關(guān)配置在第四三態(tài)級中，第二時鐘開關(guān)配置在第二和第三三態(tài)級中的一個中。在另一實施例中，第一和第二時鐘開關(guān)連接電源。
[0026]圖示了根據(jù)本發(fā)明實施例的具有主鎖存器301和從鎖存器302的觸發(fā)器300的例子。在該實施例中，觸發(fā)器300是一個D觸發(fā)器。然而，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明可以用于其他配置的觸發(fā)器。觸發(fā)器300減少了時鐘器件門和布線電容的數(shù)量，同時確保:(a)觸發(fā)器300比觸發(fā)器100功耗低，(b)觸發(fā)器300是完全靜態(tài)的邏輯，因為靜態(tài)邏輯是主導(dǎo)，(c)觸發(fā)器300的性能等于或優(yōu)于觸發(fā)器100，并且不會導(dǎo)致邏輯沖突，(d)觸發(fā)器300的尺寸小于觸發(fā)器100，(e)觸發(fā)器300對外部時鐘樹100呈現(xiàn)的負(fù)載低于觸發(fā)器100，(f)觸發(fā)器300允許使用其他附加的功率降低技術(shù)。
[0027]主鎖存器301具有第一和第二三態(tài)級303和305，第一和第二三態(tài)級303和305分
別有第一和第二數(shù)據(jù)輸入，以及第一和第二數(shù)據(jù)輸出。主鎖存器301還有第一反饋級INV1，用于從第一和第二數(shù)據(jù)輸出到第二數(shù)據(jù)輸入的正反饋。
[0028]從鎖存器302具有第三和第四三態(tài)級307和309，第三和第四三態(tài)級307和309分別有第三和第四數(shù)據(jù)輸入、以及第三和第四數(shù)據(jù)輸出。從鎖存器302還有第二反饋級INV2，用于從第三和第四數(shù)據(jù)輸出到第四數(shù)據(jù)輸入的正反饋，如圖所示。
[0029]第一和第四三態(tài)級303年和309共享第一時鐘開關(guān)，第一時鐘開關(guān)具有從時鐘信號源103接收時鐘信號的第一時鐘輸入，第二和第三三態(tài)級305和307共享第二時鐘開關(guān)，第二時鐘開關(guān)具有從時鐘信號源103接收時鐘信號的第二時鐘輸入。第一和第二時鐘開關(guān)是反相的。時鐘源103接收系統(tǒng)時鐘信號CK并且包括一對串聯(lián)連接的反相器104和106以從系統(tǒng)時鐘信號CK中產(chǎn)生反相時鐘信號CN和同相時鐘信號C,并將時鐘信號CN和C提供給第一和第二時鐘開關(guān)。
[0030]更具體地，對于觸發(fā)器300，第一時鐘開關(guān)配置在第一三態(tài)級303中，并且包括一對時鐘開關(guān)元件SPl-SNl，其設(shè)計為具有連接到高和低電壓電源Vdd和Vss的信號路徑的P型和η型CMOS器件。時鐘開關(guān)元件SPl在其控制電極接收時鐘信號C，而時鐘開關(guān)元件SNl在其控制電極接收反相時鐘信號CN。第一三態(tài)級303進(jìn)一步包括一對數(shù)據(jù)反相器元件，例如有互相串聯(lián)連接的信號路徑并且串聯(lián)連接時鐘開關(guān)元件SPl和SNl的P型和η型CMOS器件MPl和麗I。MPl和麗I的控制電極(柵極)都連接為接收第一三態(tài)級303的數(shù)據(jù)輸入信號。第四三態(tài)級309包括一對數(shù)據(jù)反相器元件，例如P型和η型CMOS器件MP4和MN4，其有互相串聯(lián)連接的信號路徑，并且通過節(jié)點“cpp”和“crm”串聯(lián)時鐘開關(guān)元件SPl和SNl以和第一三態(tài)級303共享第一時鐘開關(guān)。MP4和MN4的控制電極(柵極)都連接為接收第四三態(tài)級309的數(shù)據(jù)輸入信號。
[0031]類似地，第二時鐘開關(guān)配置在第三三態(tài)級307中，并且包括一對時鐘開關(guān)元件SP3-SN3，其設(shè)計為具有連接到高和低電壓電源Vdd和Vss的信號路徑的P型和η型CMOS器件。時鐘開關(guān)元件SP3在其控制電極接收時鐘信號CN，而時鐘開關(guān)元件SN3在其控制電極接收反相時鐘信號C。第三三態(tài)級307進(jìn)一步包括一對數(shù)據(jù)反相器元件，例如有互相串聯(lián)連接的信號路徑并且串聯(lián)連接時鐘開關(guān)元件SP3和SN3的P型和η型CMOS器件MP3和麗3。MP3和MN3控制電極(柵極)都連接為接收第三三態(tài)級307的數(shù)據(jù)輸入信號。第二三態(tài)級305包括多對數(shù)據(jù)反相器元件，例如P型和η型CMOS器件MP2和MN2，和MPP和MNN，其有互相串聯(lián)連接的信號路徑，并且通過節(jié)點“cnp”和“cpn”串聯(lián)時鐘開關(guān)元件SP3和SN3以和第三三態(tài)級307共享第二時鐘開關(guān)。MP2和MN2的控制電極(柵極)都連接為接收第二三態(tài)級305的數(shù)據(jù)輸入信號，例如，第一反饋級INVl的輸出。MPP和MNN的控制電極(柵極)都連接為接收從鎖存器302的數(shù)據(jù)輸出信號。
[0032]當(dāng)時鐘信號C和CN分別去斷言和斷言時，第一和第四三態(tài)級303和309的數(shù)據(jù)信號輸出是各自的數(shù)據(jù)輸入的函數(shù)。具體地，當(dāng)時鐘信號C和CN分別斷言和去斷言時，第一和第四三態(tài)級303和309被關(guān)閉(高阻抗數(shù)據(jù)信號輸出)。同時，當(dāng)時鐘信號C和CN分別斷言和去斷言時，第二和第三三態(tài)級305和307的數(shù)據(jù)信號輸出是各自的數(shù)據(jù)輸入的函數(shù)。當(dāng)時鐘信號C和CN分別去斷言和斷言時，第二和第三三態(tài)級305和307被關(guān)閉(高阻抗數(shù)據(jù)信號輸出)。
[0033]第一和第二三態(tài)級303和305的輸出信號出現(xiàn)在節(jié)點322，節(jié)點322連接到第一三態(tài)級303的數(shù)據(jù)反相元件器件MPl和MNl，第二三態(tài)級305的MPP和MNN的信號路徑，以及連接到第一反饋反相器INVl的輸入。第三三態(tài)級307的數(shù)據(jù)輸入由第一反饋反相器INVl的輸出信號在節(jié)點324提供。第三和第四三態(tài)級307和309的輸出信號出現(xiàn)在節(jié)點326，節(jié)點326連接到第三三態(tài)級307的數(shù)據(jù)元件器件MP3和麗3，第四三態(tài)級309的MP4和MN4的信號路徑，以及連接到第二反相器INV2的輸入。從鎖存器302輸出上的輸出“Q”施加于數(shù)據(jù)反相器元件器件MP4-MN4和MPP和MNN的控制電極，以提供第四三態(tài)級309的正反饋。
[0034]在示例的觸發(fā)器300中，第一和第四三態(tài)級303和309之一有從時鐘信號源103接收時鐘信號的第一時鐘開關(guān)，并且另一個三態(tài)級共享該第一時鐘開關(guān)。同時，第二和第三三態(tài)級305和307之一有從時鐘信號源103接收時鐘信號的第二時鐘開關(guān)，并且另一個三態(tài)級共享該第二時鐘開關(guān)。第一和第二時鐘開關(guān)是反相的。此外，第二三態(tài)級305包含附加的一對互補半導(dǎo)體器件，例如與相同的該三態(tài)級原始的一對互補半導(dǎo)體器件(例如MP2和MN2)串聯(lián)連接的MPP和MNN，并且它們都是由從鎖存器302的數(shù)據(jù)輸出門控(gate)。以此方式在四個三態(tài)級的每兩個之間共享時鐘開關(guān)可以減少時鐘開關(guān)元件的數(shù)量，并因此減少了功率消耗。對于圖2所示的邏輯沖突情況，因為MP2，MPP，MNN和麗2作為反饋反相器，當(dāng)節(jié)點322的“pm”值不同于節(jié)點326的“ss”值時，由于MPP和MP2的不同的門控信號(MPP或MP2關(guān)閉)以及MNN和麗2的不同的門控信號(MNN或麗2關(guān)閉)，節(jié)點322和326之間的導(dǎo)電路徑被打斷。從而使得觸發(fā)器300有效地避免了邏輯沖突。[0035]在本發(fā)明的其他實施例中，第一和第二時鐘開關(guān)可以配置在每一對共享相同時鐘開關(guān)的三態(tài)級的另一個三態(tài)級中。因此，對于第一和第四三態(tài)級對，第一時鐘開關(guān)可以被配置在第四三態(tài)級中而不是圖3所示的第一三態(tài)級中，并且對于第二和第三三態(tài)級，第二時鐘開關(guān)可以被配置在第二三態(tài)級中，而不是圖3所示的第三三態(tài)級。此外，本領(lǐng)域技術(shù)人員將明白MPP和MNN與原始互補半導(dǎo)體器件對例如MP2和麗2的位置是可交換的。更具體地，MPP和MP2的位置可互換并且同時MNN和MN2的位置可互換，這將不會實質(zhì)地改變本發(fā)明。
[0036]圖4示出了根據(jù)本發(fā)明另一實施例的具有主鎖存器401和從鎖存器402的觸發(fā)器400的例子。
[0037]在這個例子中，主鎖存器401有第一和第二三態(tài)級403和405。從鎖存器402有第三和第四三態(tài)級407和409。第一和第四三態(tài)級403和409共享從時鐘信號源103接收時鐘信號的第一時鐘開關(guān)，第二和第三三態(tài)級405和407共享具有從時鐘信號源103接受時鐘信號的時鐘輸入的第二時鐘開關(guān)。第一和第二時鐘開關(guān)是反相的。
[0038]更詳細(xì)地，第一時鐘開關(guān)包括配置在第一三態(tài)級403中的SPl和SNl。第四三態(tài)級409包括一對數(shù)據(jù)反相器元件，例如P型和η型CMOS器件MP4和MN4，其具有互相串聯(lián)連接的信號路徑并且通過節(jié)點“cpp”和“cnn”串聯(lián)連接時鐘開關(guān)元件SPl和SN1，以和第一時鐘開關(guān)共享第一時鐘開關(guān)。MP4和MN4的控制電極(柵極)都連接為接收第四三態(tài)級409的數(shù)據(jù)輸入信號。即，MP4和MN4由第四三態(tài)級409的數(shù)據(jù)輸入門控。類似地，第二時鐘開關(guān)包括配置在第三三態(tài)級407中的SP3-SN3。第二三態(tài)級405仍包括兩對數(shù)據(jù)反相器元件，例如P型和η型CMOS器件MP2和麗2以及MPP和MNN，其具有互相串聯(lián)連接的信號路徑并且通過節(jié)點“cnp”和“cpn”串聯(lián)連接時鐘開關(guān)元件SP3和SN3，以和第三三態(tài)級407共享第二時鐘開關(guān)。MP2和麗2的控制電極(柵極)都連接為接收第二三態(tài)級405的數(shù)據(jù)輸入信號(第一反饋級INVl的數(shù)據(jù)輸出)。即，MP2和麗2由第二三態(tài)級405的數(shù)據(jù)輸入門控。MPP和MNN的控制電極(柵極)都連接為接收從鎖存器402的數(shù)據(jù)輸出信號。不同于圖3所示的第二三態(tài)級305，MP2和MPP的位置是交換的，并且MN2和MNN的位置是交換的。S卩，MPP的源極而非MP2的源極直接直接連接到節(jié)點“cnp”，并且MNN的源極而非MN2的源極直接連接到節(jié)點“cpn”。
[0039]當(dāng)時鐘信號C和CN分別去斷言和斷言時，第一和第四三態(tài)級403和409的數(shù)據(jù)信號輸出是各自的數(shù)據(jù)輸入的函數(shù)。同時，當(dāng)時鐘信號C和CN分別斷言和去斷言時，第二和第三三態(tài)級405和407的數(shù)據(jù)信號輸出是各自的數(shù)據(jù)輸入的函數(shù)。和圖3中所示的觸發(fā)器300 一樣，因為MPP，MP2，MN2，MNN作為反饋反相器，當(dāng)節(jié)點422的“pm”值不同于節(jié)點426的“ss”值時，由于MPP和MP2的不同的門控信號(MPP或MP2關(guān)閉)和MNN和MN2的不同的門控信號(MNN或麗2關(guān)閉)，節(jié)點422和426之間的導(dǎo)電路徑被打斷。從而觸發(fā)器400也有效地避免了邏輯爭用。
[0040]在觸發(fā)器300和400的例子中，第一時鐘開關(guān)在第一和第四三態(tài)級303，403，309和409之間共享，并且第二時鐘開關(guān)在第二和第三三態(tài)級305，405，307和407之間共享。雖然增加了兩個數(shù)據(jù)元件MPP和MNN，但減少了四個時鐘開關(guān)元件。因此，每一個觸發(fā)器總共減少了兩個半導(dǎo)體器件。與傳統(tǒng)的觸發(fā)器相比，這50%的減少時鐘開關(guān)數(shù)量關(guān)聯(lián)到時鐘網(wǎng)絡(luò)50%的減少時鐘負(fù)載和功耗。同時，內(nèi)部時鐘緩沖器可以減少50%，并且因此減少50%外部時鐘樹。本發(fā)明的觸發(fā)器也還可降低呈現(xiàn)給時鐘源的時鐘開關(guān)和相關(guān)布線的負(fù)載，并降低了 IC的半導(dǎo)體面積。時鐘開關(guān)元件數(shù)目和時鐘功耗的減少可以很容易地應(yīng)用到不同的觸發(fā)器應(yīng)用中，而不用受設(shè)計流程復(fù)雜度，周期時間，管芯尺寸開銷或時間閉合的困難的形式的折損。
[0041]在上述說明中，參照本發(fā)明的具體實施例描述了本發(fā)明。但是，在不脫離所附的權(quán)利要求書所闡明的本發(fā)明廣泛實質(zhì)和范圍的情況下，可在其中進(jìn)行各種修改和變更是顯而易見的。
[0042]此處討論的連接，可以是任何類型的適合從或至各個節(jié)點、單元或設(shè)備發(fā)送信號的連接，例如通過中間設(shè)備。因此，除非隱含或另有規(guī)定外，連接可以是直接連接或間接連接。參考中說明或描述的連接可以是單一的連接，多個連接，單向連接，或雙向連接。然而，不同的實施例可能改變連接的實現(xiàn)。例如可以使用分開的單向連接，而不是雙向連接，反之亦然。此外，多個連接可能會替換為一個單一的連接，串行傳輸多個信號或以時間多路復(fù)用方式。類似地，攜帶多個信號的單連接可以被分成攜帶這些信號子集的各種不同連接。因此，傳輸信號存在許多選項。
【權(quán)利要求】
1.一種觸發(fā)器，包括: 主鎖存器，具有第一、第二三態(tài)級和第一反饋級，所述第一和第二三態(tài)級分別具有由所述第一三態(tài)級的數(shù)據(jù)輸入門控的第一對互補半導(dǎo)體器件和由所述第二三態(tài)級的數(shù)據(jù)輸入門控的第二對互補半導(dǎo)體器件，所述第一反饋級用于從所述第一和第二三態(tài)級的數(shù)據(jù)輸出至所述第二三態(tài)級的數(shù)據(jù)輸入的正反饋；以及 從鎖存器，連接到所述主鎖存器，具有第三、第四三態(tài)級和第二反饋級，所述第三和第四三態(tài)級分別具有由所述第三三態(tài)級的數(shù)據(jù)輸入門控的第三對互補半導(dǎo)體器件和由所述第四三態(tài)級的數(shù)據(jù)輸入門控的第四對互補半導(dǎo)體器件，所述第二反饋級用于從所述第三和第四三態(tài)級的數(shù)據(jù)輸出至所述第四三態(tài)級的數(shù)據(jù)輸入的正反饋， 其中，從時鐘信號源接收時鐘信號的第一時鐘開關(guān)配置在所述第一和第四三態(tài)級中的一個中，所述第一和第四三態(tài)級中的另一個共享所述第一時鐘開關(guān)，從所述時鐘信號源接收時鐘信號的第二時鐘開關(guān)配置在所述第二和第三三態(tài)級中的一個中，所述第二和第三三態(tài)級中的另一個共享所述第二時鐘開關(guān)，并且所述第一和第二時鐘開關(guān)具有相反相位，并且 其中，所述第二三態(tài)級進(jìn)一步包括附加的一對互補半導(dǎo)體器件，所述附加的一對互補半導(dǎo)體器件具有相互串聯(lián)的信號路徑并且兩者都由所述從鎖存器的數(shù)據(jù)輸出門控。
2.如權(quán)利要求1所述的觸發(fā)器，其中，所述第一、第二、第三和第四對互補半導(dǎo)體器件具有相互串聯(lián)連接并且與所述第一和第二時鐘開關(guān)中的一個串聯(lián)連接的各自信號路徑，并且所述附加的一對互補半導(dǎo)體器件具有與所述第二對互補的半導(dǎo)體器件串聯(lián)連接的的信號路徑。
3.如權(quán)利要求2所述的觸發(fā)器，其中所述第二對互補半導(dǎo)體器件的PMOS的位置和所述附加的一對互補半導(dǎo)體器件的PMOS的位置是可交換的，并且所述第二對互補半導(dǎo)體器件的NMOS的位置和所述附加的一對互補半導(dǎo)體器件的NMOS的位置是可交換的。
4.如權(quán)利要求1所述的觸發(fā)器，其中所述第一時鐘開關(guān)配置在所述第一三態(tài)級中，并且所述第二時鐘開關(guān)配置在所述第二三態(tài)級中。
5.如權(quán)利要求1所述的觸發(fā)器，其中所述第一時鐘開關(guān)配置在所述第一三態(tài)級中，并且所述第二時鐘開關(guān)配置在所述第三三態(tài)級中。
6.如權(quán)利要求1所述的觸發(fā)器，其中所述第一時鐘開關(guān)配置在所述第四三態(tài)級中，并且所述第二時鐘開關(guān)配置在所述第二三態(tài)級中。
7.如權(quán)利要 求1所述的觸發(fā)器，其中所述第一時鐘開關(guān)配置在所述第四三態(tài)級中，并且所述第二時鐘開關(guān)配置在所述第三三態(tài)級中。
8.如權(quán)利要求1所述的觸發(fā)器，其中所述第一和第二時鐘開關(guān)分別連接電源。
9.一種操作觸發(fā)器的方法，所述觸發(fā)器包括主鎖存器和連接所述主鎖存器的從鎖存器，所述主鎖存器具有第一、第二三態(tài)級和第一反饋級，所述第一和第二三態(tài)級分別具有由所述第一三態(tài)級的數(shù)據(jù)輸入門控的第一對互補半導(dǎo)體器件和由所述第二三態(tài)級的數(shù)據(jù)輸入門控的第二對互補半導(dǎo)體器件，所述第一反饋級用于從所述第一和第二三態(tài)級的數(shù)據(jù)輸出至所述第二三態(tài)級的所述數(shù)據(jù)輸入的正反饋，所述從鎖存器具有第三、第四三態(tài)級和第二反饋級，所述第三和第四三態(tài)級分別具有由所述第三三態(tài)級的數(shù)據(jù)輸入門控的第三對互補半導(dǎo)體器件和由所述第四三態(tài)級的數(shù)據(jù)輸入門控的第四對互補半導(dǎo)體器件，所述第二反饋級用于從所述第三和第四三態(tài)級的數(shù)據(jù)輸出至所述第四三態(tài)級的所述數(shù)據(jù)輸入的正反饋，該方法包括: 將數(shù)據(jù)輸入信號施加到所述第一三態(tài)級的所述數(shù)據(jù)輸入； 將時鐘輸入信號施加到第一和第二時鐘開關(guān)，其中從時鐘信號源接收時鐘信號的所述第一時鐘開關(guān)配置在所述第一和第四三態(tài)級中的一個中，并且所述第一和第四三態(tài)級中的另一個共享所述第一時鐘開關(guān)，從所述時鐘信號源接收時鐘信號的所述第二時鐘開關(guān)配置在所述第二和第三三態(tài)級中的一個中，并且所述第二和第三三態(tài)級中的另一個共享所述第二時鐘開關(guān)，其中所述第一和第二時鐘開關(guān)具有相反相位，并且其中所述第二三態(tài)級進(jìn)一步包括附加的一 對互補半導(dǎo)體器件，所述附加的一對互補半導(dǎo)體器件具有互相串聯(lián)連接的信號路徑并且兩者都由所述從鎖存器的數(shù)據(jù)輸出門控。
10.如權(quán)利要求9所述的方法，其中，所述第一、第二、第三和第四對互補半導(dǎo)體器件具有相互串聯(lián)連接并且與所述第一和第二時鐘開關(guān)中的一個串聯(lián)連接的各自信號路徑，并且所述附加的一對互補半導(dǎo)體器件具有與所述第二對互補半導(dǎo)體器件串聯(lián)連接的信號路徑。
【文檔編號】H03K3/012GK104009736SQ201310140547
【公開日】2014年8月27日 申請日期:2013年2月26日 優(yōu)先權(quán)日:2013年2月26日
【發(fā)明者】程志宏 申請人:飛思卡爾半導(dǎo)體公司