專利名稱：一種基于集成電路的輸出單元電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，尤其涉及一種基于集成電路的輸出單元電路。
背景技術(shù)：
輸入/輸出單元電路在集成電路中起著很重要的作用。一方面，由于芯片內(nèi)部的電平電壓和外部電平電壓的不同，需要將芯片內(nèi)部信號電平和外部信號電平轉(zhuǎn)換，這是輸入/輸出單元電路的第一個(gè)功能；另一方面，整個(gè)芯片需要靜電放電(ESD)保護(hù)，由輸入/輸出單元電路來承擔(dān)靜電放電保護(hù)最為合適，此為輸入/輸出單元電路第二個(gè)功能。一般地，電平電壓越低功耗越低。隨著集成電路制造工藝技術(shù)的不斷提高，特征尺寸越來越小。減小特征尺寸，既可以減小芯片的面積，也可以降低電平電壓，進(jìn)而降低整個(gè)芯片的功耗。因而特征尺寸的縮小總是伴隨著電平電壓的降低，降低的電平電壓減少整個(gè)芯片的功耗。有些系統(tǒng)中的芯片電平電壓較低，如2. 5V和3. 3V ;有些系統(tǒng)中的芯片電平電壓較高如5V。這些芯片往往是不同的公司在不同的時(shí)間設(shè)計(jì)制造的，很難在短時(shí)間完全統(tǒng)一電平電壓標(biāo)準(zhǔn)。在實(shí)際應(yīng)用中，不同電壓芯片互聯(lián)以交換信息。不同特征尺寸的器件耐壓能力不同，一般而言，隨著特征尺寸縮小，器件耐壓能力也相應(yīng)減小。例如，一個(gè)5V電平電壓的芯片和一個(gè)3. 3V電平電壓芯片互聯(lián)(實(shí)際應(yīng)用中經(jīng)常遇到)，3.3V芯片一般采用3. 3V工藝，3. 3V芯片中器件的最高耐壓一般不超過4V。當(dāng)5V電平電壓芯片上的信號傳送給3. 3V芯片時(shí)，如果設(shè)計(jì)不好，就會永久性損壞3. 3V的器件。而3. 3V的信號傳給5V電平芯片容易導(dǎo)致大的電流泄露 。這些問題一直是設(shè)計(jì)師的難題，為此，很多研究者對此問題做了深入研究。然而，過去的研究主要集中在低壓互補(bǔ)金屬氧化物硅(CMOS)工藝中具有高壓輸入容忍性的輸入/輸出單元電路研究。亦即高壓信號傳送給低壓工藝芯片時(shí)所遇到安全可靠性問題，未曾有在低壓工藝芯片中，可以選擇性的輸出高壓信號或者低壓信號的報(bào)道和研究，導(dǎo)致目前的實(shí)際應(yīng)用中，不得不使用高壓工藝來輸出高壓信號和低壓信號，既增加芯片的面積，也增加芯片的功耗。

發(fā)明內(nèi)容
本發(fā)明目的在于克服以上現(xiàn)有技術(shù)之不足，提供能輸出高壓信號但采用低壓工藝的輸出單元電路，安全可靠，具體有以下技術(shù)方案實(shí)現(xiàn)
所述基于集成電路的輸出單元電路，包括
邏輯反相電路，用于對輸入信號反相轉(zhuǎn)換并向電平轉(zhuǎn)換單元和輸出緩沖單元提供輸入信號和偏置電壓；
電平轉(zhuǎn)換電路，用于接收邏輯反相電路的輸出信號和偏置電壓并進(jìn)行電平轉(zhuǎn)換； 輸出緩沖電路，用于接收輸入信號、偏置電壓和電平轉(zhuǎn)換電路的輸出信號并向外界輸出。所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述邏輯反相電路包括第一、第二反相器，所述反相器由上拉管與下拉管連接組成。
所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述電平轉(zhuǎn)換電路，包括第一、第二電平轉(zhuǎn)換單元，所述每個(gè)電平轉(zhuǎn)換單元分別與所述反相器對應(yīng)連接，電平轉(zhuǎn)換單元由上拉管與下拉管連接組成；
所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述輸出緩沖電路由上拉管與下拉管串接組成。所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述上拉管均采用P溝道晶體管，所述下拉管均采用N溝道晶體管。所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述第一反相器由P溝道晶體管Ml和N溝道晶體管M2組成，Ml與M2的柵極相互連接，作為信號輸入端a，Ml的源極與一電源VDDH連接，M2的源極接地，Ml與M2的漏極相互連接并與第一電平轉(zhuǎn)換單元連接；所述第二反相器由P溝道晶體管M15和N溝道晶體管M16組成，M15與M16的柵極相互連接作為信號輸入端b，M15的源極與一電源VDD連接，M16的源極接地，M15與M16的漏極相互連接并與第一電平轉(zhuǎn)換單元連接。所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述第一電平轉(zhuǎn)換單元由P溝道晶體管M3、M5和N溝道晶體管M7、M9組成，所述晶體管M3、M5、M7、M9依次串接，M3的源極連接一電源VDDI O, M3漏極連接M5源極，M5漏極連接M7漏極，M7源極連接M9漏極，M9源極接地，M3柵極與第二電平轉(zhuǎn)換單元相連接，M5柵極連接M15和M16的漏極，M7柵極連接一電源VDDH，M7襯底連接地，M9柵極連接Ml和M2的漏極；
所述第二電平轉(zhuǎn)換單元由P溝道晶體管M4、M6和N溝道晶體管M8、M10組成，晶體管M4、M6、M8、M10依次串接，M4的源極連接所述電源VDDIO, M4漏極連接M6源極并與M3的柵極相連接，M6漏極連接M8漏極，M8源極連接MlO漏極，MlO源極和襯底相連接地，M4柵極與M3的漏極相連接，M6柵極連接M5柵極，M8柵極連接VDDH，M8襯底連接地，MlO柵極與信號輸入端a連接。所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述輸出緩沖電路包括P溝道晶體管Mil、M12和N溝道晶體管M13、M14，所述Mil、M12、M13、M14依次串接，Mll漏極連接M12源極，M12漏極連接M13漏極，M13源極連接M14漏極，Mll源極連接所述電源VDDIO，Mll柵極連接M4柵極，M12柵極連接到M6柵極，Mll襯底和M12襯底相連連接到所述電源VDDIO，M13柵極連接到所述電位VDDH，M13襯底接地，M14柵極為一信號輸入端c，M14的源極接地。本發(fā)明的優(yōu)點(diǎn)如下
所述輸出單元電路采用低電壓工藝，使晶體管在額定電壓下正常工作，在不損害晶體管的使用壽命的情況下，向外界輸出高電壓信號或者低電壓信號。一方面節(jié)省芯片面積，另一方面降低功耗，有著廣泛的應(yīng)用價(jià)值。


圖1為所述基于集成電路的輸出單元電路的電路圖。圖2為實(shí)施例提供的基于集成電路的輸出單元電路的電路圖。
具體實(shí)施例方式下面結(jié)合附圖對本發(fā)明方案進(jìn)行詳細(xì)說明。
對照圖2，本實(shí)施例提供的輸出電壓的輸出電路包括邏輯反相電路1、電平轉(zhuǎn)換電路II和輸出緩沖電路III。邏輯反相電路，電平轉(zhuǎn)換電路以及輸出緩沖電路依次連接。邏輯反相電路包括第一、第二反相器，反相器由上拉管與下拉管連接組成；電平轉(zhuǎn)換電路，包括第一、第二電平轉(zhuǎn)換單元，每個(gè)電平轉(zhuǎn)換單元分別與所述反相器對應(yīng)連接，電平轉(zhuǎn)換單元由上拉管與下拉管連接組成；輸出緩沖電路由上拉管與下拉管串接組成。邏輯反相電路I中，第一反相器由P溝道晶體管M15和N溝道晶體管M16組成。P溝道晶體管M15柵極連接N溝道晶體管M16柵極，形成信號輸入端b并連接輸入信號L0V，M15源極和襯底相連接電源VDD，M15漏極和M16漏極相連接到第一電平轉(zhuǎn)換單元，M16源極和襯底相連接地。第一邏輯反相單元將輸入信號LOV轉(zhuǎn)變?yōu)镾G輸入到電平轉(zhuǎn)換電路II和輸出緩沖電路III作為偏置電壓。第二反相器由P溝道晶體管Ml和N溝道晶體管M2組成。P溝道晶體管Ml的柵極連接N溝道晶體管M2的柵極，形成信號輸入端a并接入輸入信號Pgate，Ml源極和襯底相連并連接電源VDDH，M2的源極和襯底相連并接地，M2的漏極和Ml的漏極相連并連接到第一電平轉(zhuǎn)換單元。第二邏輯反相單元將輸入信號Pgate反相變換后輸入到電平轉(zhuǎn)換電路II。電平轉(zhuǎn)換單元電路II包括由P溝道晶體管M3、M5和N溝道晶體管M7、M9組成的第一電平轉(zhuǎn)換單元以及由P溝道晶體管M4、M6和N溝道晶體管M8、M10組成的第二電平轉(zhuǎn)換單元。P溝道晶體管M3、M5和N溝道晶體管M7、M9依次串接，M3的源極和襯底相連接并連接一電源VDDI0，M3漏極連接M5源極與襯底，M5漏極連接M7漏極，M7源極連接M9漏極，M9源極和襯底相連并接地，M3柵極與第二電平轉(zhuǎn)換電路相連接，M5柵極連接第一單元電路中的M15和M16的漏極，M7柵極連接電源VDDH，M7襯底連接地，M9柵極連接第一單元電路中的Ml和M2的漏極。P溝道晶體管M4、M6和N溝道晶體管M8、M10依次串接，M4的源極和襯底相連接VDDIO，M4漏極連接M6源極和襯底并和M3的柵極相連接，M6漏極連接M8漏極，M8源極連接MlO漏極，MlO源極和襯底相連接地，M4柵極與M3的漏極相連接，M6柵極連接M5柵極，M8柵極連接電源VDDH，M8襯底連接地，MlO柵極與信號輸入端a連接，接入輸入信號Pgate。電平轉(zhuǎn)換單元電路II從邏輯反相電路I接收到信號Pgate與Pgate非，經(jīng)過所述邏輯反相電路I和電平轉(zhuǎn)換單元電路II，轉(zhuǎn)變?yōu)檩敵鲂盘朅，信號A的高電平電位為電位VDDI0，低電平電位為信號SG的電位。從而使得電平VDDIO的電壓可以超過所述P溝道晶體管M3、M4、M5和M6所能成受的電壓而不影響電路的正常使用以及壽命。輸出緩沖電路III包括P溝道晶體管M11、M12和N溝道晶體管M13、M14，P溝道晶體管Mil、M12和N溝道晶體管M13、M14依次串行相連接，Mll漏極連接M12源極，M12漏極連接M13漏極，M13源極連接M14漏極，Mll源極和襯底相連接電源VDDIO，Mll柵極連接M4柵極，M12柵極連接到M6柵極，M12襯底連接到電源VDDIO，M13柵極連接到電源VDDH，M13襯底連接到地，M14柵極連接到輸入信號Ngate，M14的襯底和源極相連接到地。輸出緩沖電路III增大了信號的驅(qū)動能力并且使輸出信號的高電平為變?yōu)閂DDI0，低電平變?yōu)榈仉娖剑罱K的輸出信號電壓幅度大于晶體管正常工作電壓但不損害晶體管的使用壽命。
以1.8V/3. 3V工藝為實(shí)施例，圖2中晶體管M15和M16采用1. 8V工藝，其余的晶體管都使用3. 3V工藝。電源VDD為1. 8V, VDDH為3. 3V, VDDIO為3. 3V或者5V。當(dāng)電平VDDIO為5V時(shí)，LOV信號為邏輯低電平0，連線SG的電平為1. 8V，晶體管M5和M6的柵極對地的電壓為1. 8V，所以連線A和連線B的對地電壓最小是1.8V，最大是5V,晶體管M5和M6的源柵電壓最大為3. 2V，M5和M6工作在安全電壓范圍。同理，晶體管M3、M4、M11和M12的源柵電壓最大為3. 2V，M3、M4、M11和M12也工作在安全電壓范圍。由于電源VDDH的值選為3. 3V，所以晶體管M7、M8和M13柵源電壓最大為3. 3V，柵漏電壓最大為1. 7V最小為負(fù)3. 3V，晶體管M7、M8和M13工作在安全電壓范圍。同理晶體管M9、M10和M14工作在安全電壓范圍。圖示電路向外輸出5V信號。當(dāng)電平VDDIO為3. 3V時(shí)，LOV信號為邏輯高電平，連線SG為O電位，晶體管M5、M6和M12處于導(dǎo)通狀態(tài)，圖示電路2向外輸出3. 3V信號。根據(jù)本實(shí)施例，當(dāng)輸出信號的電壓超出晶體管的承受范圍時(shí)，連線SG的電位抬高，從而降低了關(guān)聯(lián)晶體管的源柵和漏柵電壓，使得所有晶體管源柵和漏柵電壓都在其能承受的范圍之內(nèi)。當(dāng)輸出信號電壓在晶體管承受范圍之內(nèi)時(shí)，連線SG的電位偏置為0，此電路正常工作。
權(quán)利要求
1.一種基于集成電路的輸出單元電路，其特征在于，包括 邏輯反相電路，用于對輸入信號反相轉(zhuǎn)換并向電平轉(zhuǎn)換單元和輸出緩沖單元提供輸入信號和偏置電壓； 電平轉(zhuǎn)換電路，用于接收邏輯反相電路的輸出信號和偏置電壓并進(jìn)行電平轉(zhuǎn)換； 輸出緩沖電路，用于接收輸入信號、邏輯反相電路提供的偏置電壓和電平轉(zhuǎn)換電路的輸出信號并向外界輸出。
2.根據(jù)權(quán)利要求1所述的輸出單元電路，其特征在于，所述邏輯反相電路包括第一、第二反相器，所述反相器由上拉管與下拉管連接組成。
3.根據(jù)權(quán)利要求2所述的輸出單元電路，所述電平轉(zhuǎn)換電路，包括第一、第二電平轉(zhuǎn)換單元，所述每個(gè)電平轉(zhuǎn)換單元分別與所述反相器對應(yīng)連接，電平轉(zhuǎn)換單元由上拉管與下拉管連接組成。
4.根據(jù)權(quán)利要求3所述的輸出單元電路，所述輸出緩沖電路由上拉管與下拉管串接組成。
5.根據(jù)權(quán)利要求4所述的輸出單元電路，其特征在于，所述上拉管均采用P溝道晶體管，所述下拉管均采用N溝道晶體管。
6.根據(jù)權(quán)利要求5所述的輸出單元電路，其特征在于，所述第一反相器由P溝道晶體管Ml和N溝道晶體管M2組成，Ml與M2的柵極相互連接，作為信號輸入端a，Ml的源極與一電源VDDH連接，M2的源極接地，Ml與M2的漏極相互連接并與第一電平轉(zhuǎn)換單元連接；所述第二反相器由P溝道晶體管M15和N溝道晶體管M16組成，M15與M16的柵極相互連接作為信號輸入端b，M15的源極與一電源VDD連接，M16的源極接地，M15與M16的漏極相互連接并與第一電平轉(zhuǎn)換單元、第二電平轉(zhuǎn)換單元和輸出緩沖電路連接。
7.根據(jù)權(quán)利要求6所述的輸出單元電路，其特征在于，所述第一電平轉(zhuǎn)換單元由P溝道晶體管M3、M5和N溝道晶體管M7、M9組成，所述晶體管M3、M5、M7、M9依次串接，M3的源極連接一電源VDDIO，M3漏極連接M5源極，M5漏極連接M7漏極，M7源極連接M9漏極，M9源極接地，M3柵極與第二電平轉(zhuǎn)換單元相連接，M5柵極連接M15和M16的漏極，M7柵極連接一電源VDDH，M7襯底連接地，M9柵極連接Ml和M2的漏極；所述第二電平轉(zhuǎn)換單元由P溝道晶體管M4、M6和N溝道晶體管M8、M10組成，晶體管M4、M6、M8、M10依次串接，M4的源極連接所述電源VDDIO，M4漏極連接M6源極并與M3的柵極相連接，M6漏極連接M8漏極，M8源極連接MlO漏極，MlO源極和襯底相連接地，M4柵極與M3的漏極相連接，M6柵極連接M5柵極，M8柵極連接VDDH，M8襯底連接地，MlO柵極與信號輸入端a連接。
8.根據(jù)權(quán)利要求7所述的輸出單元電路，其特征在于，所述輸出緩沖電路包括P溝道晶體管M11、M12和N溝道晶體管M13、M14，所述Mil、M12、M13、M14依次串接，Mll漏極連接M12源極，M12漏極連接M13漏極，M13源極連接M14漏極，1111源極連接所述電源￥0010，皿11柵極連接M4柵極，M12柵極連接到M6柵極，Ml I襯底和M12襯底連接到所述電源VDDIO，M13柵極連接到所述電源VDDH，M13襯底接地，M14柵極為一信號輸入端c，M14的源極接地。
全文摘要
本發(fā)明涉及一種基于集成電路的輸出單元電路，包括邏輯反相電路，用于對輸入信號反相轉(zhuǎn)換并向電平轉(zhuǎn)換單元和輸出緩沖單元提供輸入信號以及偏置電壓；電平轉(zhuǎn)換電路，用于接收邏輯反相電路的輸出信號和偏置電壓并對輸入進(jìn)的信號進(jìn)行電平轉(zhuǎn)換；輸出緩沖電路，用于接收輸入信號、邏輯反相電路提供的偏置電壓和電平轉(zhuǎn)換電路的輸出信號并向外界輸出。其有益效果為所述輸出單元電路采用低電壓工藝，使晶體管在額定電壓下正常工作，在不損害晶體管的使用壽命的情況下，向外界輸出高電壓信號或者低電壓信號。一方面節(jié)省芯 片面積，另一方面降低功耗。
文檔編號H03K19/0185GK103066990SQ20131001575
公開日2013年4月24日 申請日期2013年1月16日 優(yōu)先權(quán)日2013年1月16日
發(fā)明者彭飛, 孫玲, 夏峻, 孫海燕, 金婕 申請人:南通大學(xué)