專利名稱：低功率、低延時的功率門控設(shè)備的制作方法
技術(shù)領(lǐng)域：
本公開總體涉及電子電路。具體而言，本公開涉及一種功率門控(power-gate)電路，但不限于此。
背景技術(shù)：
功率門控(power-gating)技術(shù)一般包括當(dāng)某種/某些電子電路部件未被使用時，例如在睡眠或待機(jī)模式中，切斷或降低供給這種/這些電子電路部件的功率?？刂破饎与娏?ON-rush current)為功率門控技術(shù)的挑戰(zhàn)之一。例如，某些電子部件可能不能承受所供電流中的短時尖峰/增加-當(dāng)功率門控電路接通至這種電子部件的電源時，當(dāng)所供電流達(dá)到較低穩(wěn)定狀態(tài)電平之前可能有起動電流的初始高電平時，該高電流可變?yōu)榉浅?yán)重的問題。為了解決起動電流，傳統(tǒng)的功率門控方法/電路提供了專用的額外延遲元件。所述延遲元件用于對所供電壓提供延遲，以從較低電平提高到較高(例如接近或幾乎等于滿操作)電平。在所供電壓的延遲提高可以嘗試解決高起動電流的問題的同時，在激活和睡眠/待機(jī)模式兩個模式期間額外延遲單元也具有功耗。此外，額外延遲單元降低了傳統(tǒng)功率門控單元的關(guān)閉速度，使得在功率門控電路能夠降低供給電子部件的功率之前，在關(guān)閉過程期間具有一定量的功耗。

實(shí)用新型內(nèi)容根據(jù)本發(fā)明的實(shí)施例，提供一種用于功率門控的設(shè)備，其包括:功率門控單元，其具有至少一個晶體管，所述功率門控單元被配置成轉(zhuǎn)換到第一狀態(tài)，在所述第一狀態(tài)中，電壓源由所述功率門控單元控制為具有第一電平，并且所述功率門控單元被配置為轉(zhuǎn)換到第二狀態(tài)，在所述第二狀態(tài)中，所述電壓源由所述功率門控單元控制為具有高于所述第一電平的第二電平；限流器單元，其被耦合到所述功率門控單元，并且被配置為在轉(zhuǎn)換到所述第二狀態(tài)期間降低電流的大小和變化率；以及延遲單元，其被耦合到所述功率門控單元以及所述限流器單元，并且被配置為在轉(zhuǎn)換到所述第一狀態(tài)期間去除所述功率門控單元中的短路路徑，其中所述功率門控單元包括邏輯器件，所述邏輯器件被配置為延遲所述電壓源向所述第二電平的增大，并且在所述電壓源增大到所述第二電平的同時保持所述至少一個晶體管去激活。根據(jù)本發(fā)明的實(shí)施例，為了在轉(zhuǎn)換到所述第二狀態(tài)期間降低所述電流的大小，所述限流器單元包括并且被配置為操作尺寸比所述功率門控單元的所述至少一個晶體管的尺寸小的晶體管。根據(jù)本發(fā)明的實(shí)施例，所述用于功率門控的設(shè)備還包括與所述功率門控單元串聯(lián)耦合的至少另一功率門控單元，其中所述至少另一功率門控單元與所述功率門控單元具有相同的部件和配置，并且其中基于用于接收所述電壓源的電子部件的尺寸和功耗規(guī)格來選擇所述至少另一功率門控單元的數(shù)量。[0008]根據(jù)本發(fā)明的實(shí)施例，所述用于功率門控的設(shè)備還包括:至少一個延遲元件，其被耦合到單個所述功率門控單元的下游；以及至少一個其他功率門控單元，其被耦合到所述至少一個延遲元件的下游，所述至少一個其他功率門控單元不具有延遲元件并且具有尺寸大于所述至少一個晶體管的尺寸的晶體管，其中所述至少一個其他功率門控單元的所述晶體管被配置為將所述電壓源轉(zhuǎn)換到所述第一電平和所述第二電平。根據(jù)本發(fā)明的實(shí)施例，所述功率門控單元被配置為接收輸入信號，并且其中所述功率門控單元的邏輯器件包括:上拉晶體管，其被耦合到所述至少一個晶體管，并且被配置為響應(yīng)于所述輸入信號的第一邏輯電平而激活，以在轉(zhuǎn)換到所述第一狀態(tài)期間將所述至少一個晶體管去激活；以及下拉晶體管，其被耦合到所述上拉晶體管和所述至少一個晶體管，其中所述上拉晶體管被配置為響應(yīng)于所述輸入信號的第二邏輯電平而去激活，以在轉(zhuǎn)換到所述第二狀態(tài)期間開始激活所述下拉晶體管，以及其中所述下拉晶體管的激活不完全，以在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述至少一個晶體管去激活，直到所述電壓源達(dá)到所述第二電平之后。根據(jù)本發(fā)明的實(shí)施例，所述至少一個晶體管包括:第一晶體管，在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述第一晶體管去激活，并且當(dāng)達(dá)到所述第二電平時，所述第一晶體管被激活；第二晶體管，其被耦合到所述第一晶體管，并且被配置為當(dāng)所述第一晶體管激活時被激活；以及第三晶體管，其被配置為響應(yīng)于所述第二晶體管的激活而激活，以完成所述第一晶體管的激活，從而使所述電壓源處于所述第二電平。根據(jù)本發(fā)明的實(shí)施例，所述功率門控單元被配置為加速轉(zhuǎn)換到所述第一狀態(tài)，以在轉(zhuǎn)換到所述第一狀態(tài)期間降低功耗，并且其中所述功率門控單元沒有額外的延遲單元，以在處于所述第一狀態(tài)或所述第二狀態(tài)的同時降低功耗。根據(jù)本發(fā)明的實(shí)施例，提供一種用于功率門控的系統(tǒng)，其包括:負(fù)載；功率門控單元，其被耦合到所述負(fù)載并且具有至少一個晶體管，所述功率門控單元被配置為轉(zhuǎn)換到第一狀態(tài)，在所述第一狀態(tài)中，所述負(fù)載的電壓源由所述功率門控單元控制為具有第一電平，并且所述功率門控單元被配置為轉(zhuǎn)換到第二狀態(tài)，在所述第二狀態(tài)中，所述負(fù)載的所述電壓源由所述功率門控單元控制為具有高于所述第一電平并近似等于滿操作電平的第二電平；以及限流器單元，其被耦合到所述功率門控單元，并且被配置為在轉(zhuǎn)換到所述第二狀態(tài)期間降低電流的大小，其中所述功率門控單元包括邏輯器件，所述邏輯器件被配置為延遲所述電壓源向所述第二電平的增大，并且在所述電壓源增大到所述第二電平的同時保持所述至少一個晶體管去激活。根據(jù)本發(fā)明的實(shí)施例，所述負(fù)載包括移動設(shè)備的電子部件。根據(jù)本發(fā)明的實(shí)施例，所述負(fù)載包括集成電路的一部分。根據(jù)本發(fā)明的實(shí)施例，為了在轉(zhuǎn)換到所述第二狀態(tài)期間降低所述電流的大小，所述限流器單元包括并且被配置為操作尺寸比所述功率門控單元的所述至少一個晶體管的尺寸小的晶體管。根據(jù)本發(fā)明的實(shí)施例，所述功率門控單元被配置為接收輸入信號，并且其中所述功率門控單元的邏輯器件包括:上拉晶體管，其被耦合到所述至少一個晶體管，并且被配置為響應(yīng)于所述輸入信號的第一邏輯電平而激活，以在轉(zhuǎn)換到所述第一狀態(tài)期間將所述至少一個晶體管去激活；以及下拉晶體管，其被耦合到所述上拉晶體管和所述至少一個晶體管，其中所述上拉晶體管被配置為響應(yīng)于所述輸入信號的第二邏輯電平而去激活，以在轉(zhuǎn)換到所述第二狀態(tài)期間開始激活所述下拉晶體管，并且其中所述下拉晶體管的激活不完全，以在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述至少一個晶體管去激活，直到所述電壓源達(dá)到所述第二電平之后。根據(jù)本發(fā)明的實(shí)施例，所述至少一個晶體管包括:第一晶體管，在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述第一晶體管去激活，并且在達(dá)到所述第二電平時所述第一晶體管被激活；第二晶體管，其被耦合到所述第一晶體管，并且被配置為當(dāng)所述第一晶體管激活時而被激活；以及第三晶體管，其被配置為響應(yīng)于所述第二晶體管的激活而激活，以完成所述第一晶體管的激活，從而使所述電壓源處于所述第二電平。根據(jù)本發(fā)明的實(shí)施例，所述用于功率門控的系統(tǒng)還包括延遲單元，所述延遲單元被耦合到所述功率門控單元以及所述限流器單元，并且所述延遲單元被配置為在轉(zhuǎn)換到所述第一狀態(tài)期間去除所述功率門控單元中的短路路徑。

參考如下附圖來描述非限制性和非窮舉的實(shí)施例，其中除了另有指定之外，在各附圖中類似的附圖標(biāo)記指代類似的部件。圖1示出根據(jù)一個實(shí)施例的功率門控電路。圖2更詳細(xì)示出圖1的功率門控電路的起動限流器模塊的實(shí)施例。圖3為用于根據(jù)一個實(shí)施例的圖1的功率門控電路的各信號的示例波形圖。圖4示出根據(jù)另一實(shí)施例的可關(guān)聯(lián)圖1的功率門控電路使用的電路。圖5為示出適于執(zhí)行所公開的各實(shí)施例的功率門控電路/方法的示例計算機(jī)系統(tǒng)的方框圖。
具體實(shí)施方式
本文描述了提供功率門控能力的方法和設(shè)備的實(shí)施例。在以下描述中，給出多個特定細(xì)節(jié)以提供對實(shí)施例的透徹理解。在沒有一個或多個特定細(xì)節(jié)，或利用其它方法、部件、材料等，也可以實(shí)踐實(shí)施例。在其它實(shí)例中，沒有詳細(xì)示出或描述公知結(jié)構(gòu)、材料或操作，以避免混淆實(shí)施例的各方面。本說明書通篇提到的“實(shí)施例”或“一個實(shí)施例”表示結(jié)合實(shí)施例描述的特定特征、結(jié)構(gòu)或特性均至少包括在一個實(shí)施例中。因此，本說明書通篇在各處出現(xiàn)的短語“在一個實(shí)施例中”或“在實(shí)施例中”并不一定都涉及同一個實(shí)施例。此外，可以在一個或多個實(shí)施例中以任何適當(dāng)?shù)姆绞浇Y(jié)合特定特征、結(jié)構(gòu)或特性。一個實(shí)施例提供了一種低功率、低延時的功率門控(LPLLPG)電路，該電路可以用于切斷或降低提供給一個或多個電子部件的功率。所述一個或多個電子部件可以包括可供有功率并存在于系統(tǒng)中的負(fù)載、集成電路的一部分上的一段電路或其它一個或多個電子部件，通過在某些模式(例如睡眠或待機(jī)模式)中同時切斷或降低提供給這個/這些電子部件的功率，所述系統(tǒng)將會更好地運(yùn)行。根據(jù)一個實(shí)施例，可以通過適當(dāng)?shù)卣{(diào)整功率門控電路中的至少一個晶體管的大小來控制起動電流，然而在上述傳統(tǒng)方法中，通過使用多個額外的延遲元件來控制起動電流。不通過使用這種額外的延遲器件，在一個實(shí)施例中也可以降低在待機(jī)狀態(tài)和激活狀態(tài)兩種狀態(tài)中功率門控電路的功耗。根據(jù)一個實(shí)施例，在接通期間，通過應(yīng)用/使用門控電壓源(此處被稱為電壓源VCCPG)上的邏輯器件來生成提高具有低起動電流的電壓源VCCPG中的延遲。直到電壓VCCPG提高到接近非門控電壓源(此處被稱為電壓源VCC)的電平為止，該邏輯器件也沒有導(dǎo)通功率門控電路中的大部分晶體管(功率開關(guān))。不使用額外的延遲單元的功率門控電路的一個實(shí)施例的另一特征是非?？焖俚年P(guān)閉時間。作為上文描述的傳統(tǒng)功率門控電路，額外的延遲單元降低了關(guān)閉速度，從而在所供功率被關(guān)閉或降低之前導(dǎo)致某些功耗。在一個實(shí)施例中不存在這種額外的延遲單元能夠具有較快的關(guān)閉時間。這一較快的關(guān)閉時間又導(dǎo)致每次功率門控切換為關(guān)閉或降低所供電力時節(jié)約了能量。圖1示出根據(jù)一個實(shí)施例的功率門控電路100。功率門控電路100可以具有例如圖1所示的多個電路模塊。每個電路模塊中可以相應(yīng)地具有耦合到非門控電壓源VCC的一個或多個電子部件。被標(biāo)記為“起動限流器”的第一模塊102在一個實(shí)施例中被配置為限制或降低從非門控電壓源VCC流到門控電壓源VCCPG的起動電流的大小和變化率。模塊102包括耦合到接收輸入信號Pgenb的緩沖器106的場效應(yīng)晶體管或“FET”(例如P-型或PFET晶體管104)。如同在下文中將參考圖2和其它內(nèi)容詳細(xì)說明的，可以通過將此模塊102中的PEFT晶體管104的尺寸(例如寬度)限制到小的寬度，來提供對起動電流的大小的限制效果。一個實(shí)施例的被標(biāo)記為“斬波延遲單元”的模塊108被配置為根據(jù)(從模塊102接收的)輸入是否具有上升或下降轉(zhuǎn)換來不同地延遲其兩個輸出(示出為In_p和In_n)。在一個實(shí)施例中延遲輸出In_p和In_n用于避免功率門控單元模塊110中的任何短路路徑。功率門控電路100的一個實(shí)施例可以具有在圖1中被標(biāo)記為“功率門控單元”的至少一個模塊110。模塊110在圖1中詳細(xì)示出并且包括將在下文中詳細(xì)說明的至少一個晶體管，并且被耦合到功率門控單元模塊112的下一個模塊112可以具有與模塊110基本相同的部件和配置。為了簡要起見，在圖1中不再重復(fù)模塊112的細(xì)節(jié)，這是因?yàn)榭梢酝ㄟ^檢查模塊110中的配置而容易地確定這些細(xì)節(jié)?？梢酝ㄟ^將每個功率門控單元的輸出菊花式鏈接(daisy chain)到下一功率門控單元的輸入，來提供多個功率門控單元。例如，提供輸出信號0此_ 和0此_11的端子可以耦合到將輸入信號111_ 和111_11提供到下一功率門控單元的端子?？梢曰陔娮硬考某叽?、功耗規(guī)格、將進(jìn)行功率門控的電路等(一般在圖1中示出為耦合到電壓源VCCPG的負(fù)載114)的類型或尺寸，來選擇一個實(shí)施例的功率門控單元的數(shù)量。為了簡化起見，圖1示出第一功率門控單元模塊110，并且下一模塊112示出為表示可以被菊花式鏈接或其它方式耦合到第一功率門控單元模塊110的一個或多個額外的功率門控單元。對于模塊108詳細(xì)而言， 一個實(shí)施例的斬波延遲單元包括一個或多個延遲單元116，該延遲單元116具有耦合為從模塊102接收信號pgenb的輸入端子。延遲單元116具有率禹合到與門118的第一輸入端子和I禹合到或門120的第一輸入端子的輸出端子。模塊102還將信號pgenb提供到與門118的第二輸入端子和或門120的第二輸入端子。延遲單元116、與門118以及或門120可以耦合到電壓源VCC以接收功率。[0037]利用模塊108的這種配置，(提供給或門120的輸入端子的)信號pgenb的上升沿立即出現(xiàn)在或門120的輸出端子上，并且在與門118的輸出端子處被延遲。同樣利用這種配置，(被提供給或門120和延遲元件116的輸入端子的)信號pgenb的下降沿在或門120的輸出端子處和與門118的輸出端子處被延遲。圖1的模塊108中示出的元件的類型和元件的特定連接僅為實(shí)例。在某些其它實(shí)施例中可以使用邏輯器件的替代/額外元件和/或其它配置。模塊108耦合到功率門控單元的模塊110。在一個實(shí)施例中，與門118的輸出端子被耦合成將信號In_p提供到逆變器122的輸入端子。逆變器122具有耦合成將信號pgen_vcc提供到晶體管的控制端子的輸出端子，所述控制端子在一個實(shí)施例中可以為P-型MOSFET或“PFET”P2的柵極端子。在一個實(shí)施例中，PFET P2具有被耦合到電壓源VCC的源極端子并且具有提供信號pgenb_pfet的漏極端子。在其它實(shí)施例中，其它類型的晶體管或電子部件可以替代地或附加地用于在此公開文本中通篇描述的PFET或NFET。在一個實(shí)施例中，信號pgen_VCC可以被提供到逆變器124的輸入端子，該逆變器124相應(yīng)地具有提供輸出0ut_p的輸出端子。通過例如將作為輸入In_p的輸出0ut_p以與模塊110中所示的方式類似的方式提供到下一個功率門控單元的逆變器，提供輸出0ut_P的逆變器124的輸出端子可以相應(yīng)地被耦合到下一個功率門控單元(模塊122)。 在一個實(shí)施例中，模塊110包括另一晶體管，例如具有被耦合到PFET P2的漏極端子以接收信號pgenb_pfet的控制或柵極端子的PFET Pl。PFET Pl可以具有被耦合到電壓源VCC的源極端子和被耦合到電壓源VCCPG的漏極端子。或門120具有輸出端子，該輸出端子被耦合成將信號In_n提供到逆變器126的輸入端子、緩沖器128的輸入端子、晶體管的控制端子(例如PFET P3的柵極端子)、另一晶體管的控制端子(例如PFET P6的柵極端子)、以及另一晶體管的控制端子(例如N-型MOSFET或“NFET”N4的柵極端子)。逆變器126具有輸出端子，該輸出端子被耦合成將信號pgen_vccpg提供到晶體管的控制端子(例如PFET P4的柵極端子)、晶體管的控制端子(例如NFETN3的柵極端子XPFET P4相應(yīng)地具有漏極端子，該漏極端子被耦合到晶體管的控制端子(例如PFET P5的柵極端子)，使得晶體管P4的漏極端子和晶體管P5的柵極端子被耦合到提供信號pgenb_pfet的PFET P2的漏極端子以及被耦合到PFET Pl的柵極端。PFET P3具有被耦合到電壓源VCCPG的源極端子和被耦合到PFET P4的源極端子的漏極端子。PFET P4的漏極端子被耦合到NEFT N3的漏極端子，NEFT N3相應(yīng)地具有被耦合到地的源極端子。PFET P5具有被耦合到電壓源VCCPG的源極端子和被耦合到PFET P6的源極端子的漏極端子。PFET P6的漏極端子被耦合到NEFT N4的漏極端子，NEFT N4相應(yīng)地具有被耦合到地的源極端子。此外在一個實(shí)施例中，PFET P6的漏極端子和NFET N4的漏極端子被耦合到晶體管的控制端子(例如NFET N2的柵極端子)，使得信號pden被提供到NFET N2的柵極端子。NFET N2相應(yīng)地具有漏極端子并且具有被耦合到地的源極端子，該漏極端子被耦合到提供信號pgenb_pfet的PFET P2的漏極端子并且被耦合到PFET Pl的柵極端子。緩沖器128具有提供輸出信號0ut_n的輸出端子，該輸出信號0ut_n反過來又可以形成被提供到模塊112中的下一功率門控單元的輸入端子的輸入信號In_n。一個實(shí)施例的緩沖器128可以從電壓源VCC接收功率，而其它元件(例如逆變器126)可以從電壓源VCCPG接收功率，并且電壓源VCCPG可以相應(yīng)地被耦合到模塊112中的下一功率門控單元中的其它元件。圖2更詳細(xì)地示出圖1的模塊102中的起動限流器的實(shí)施例。模塊102包括子模塊200，并且可以包括含有與子模塊200類似的電子部件和配置的一個或多個額外的子模塊 202。在一個實(shí)施例中，(在其輸入端子處接收信號pgenb的)緩沖器106具有輸出端子，該輸出端子被耦合成將信號pgen_in提供到各晶體管的控制端子，例如PFET21、NFETll以及NFET21的柵極端子。PFET21具有被耦合到電壓源VCC的源極端子，并具有被耦合到NFET N21的漏極端子的漏極端子。PFET21的漏極端子還被耦合成將信號pgenb_pfet提供到PFETll的柵極端子。圖2的PFETll可以是與圖1示出的PFET104相同的晶體管。PFETll具有被耦合到電壓源VCC的源極端子，并具有被耦合到電壓源VCCPG的漏極端子。NFET21的源極端子被耦合到NFET Nll的漏極端子，該NFET NI相應(yīng)地具有被耦合到地的源極端子。在一個實(shí)施例中，子模塊200包括額外的晶體管，例如PFET41、PFET31以及NFETN31。PFET41具有被耦合到電壓源VCC的源極端子、被耦合到PFET21的漏極端子以接收信號pgenb_pfet的柵極端子、以及被耦合到PFET31的源極端子的漏極端子。PFET31相應(yīng)地具有被耦合成接收信號Pgenb的柵極端子和被耦合到NFET31的漏極端子的漏極端子。NFET31相應(yīng)地具有被耦合成接收信號pgenb的柵極端子，以及被耦合到地的源極端子。信號pgen_out存在于NFET31的漏極端子被耦合到PFET31的漏極端子的節(jié)點(diǎn)處。具有信號pgen_out的節(jié)點(diǎn)可以被稱合成將信號pgen_in提供到下一子模塊202。圖3為用于根據(jù)一個實(shí)施例的圖1的功率門控電路100的各信號(例如電壓或電流)的示例波形圖。在圖3中繪出的時間幀示出圖1的功率門控單元(模塊110)轉(zhuǎn)換到第一狀態(tài)(例如禁用狀態(tài))的時間段300，在所述第一狀態(tài)中電壓源VCCPG的較低值被提供給負(fù)載114。在圖3中繪出的時間幀還示出圖1的功率門控單元(模塊110)轉(zhuǎn)換到第二狀態(tài)(例如啟用狀態(tài))的時間段302，在所述第二狀態(tài)中電壓源VCCPG的較高值(接近或等于電壓源VCC)被提供給負(fù)載114。時間段304 (當(dāng)功率門控單元處于禁用狀態(tài)時)表示電壓源VCCPG達(dá)到穩(wěn)定狀態(tài)值的時間幀，并且可能存在漏電流。時間段306 (當(dāng)功率門控單元處于啟用狀態(tài)時)表示其中電壓源VCC可以被提供到被滿操作的電子部件的滿操作期間的時間幀。圖3中示出的波形包括信號pgenb (波形308)、信號pgen_vcc (波形310)、信號pgen_vccpg (波形312)、信號pgenb_pfet (波形314)、電壓源VCCPG (波形316)以及信號pden (波形 318)?，F(xiàn)在將參考圖1、圖2以及圖3描述功率門控電路100的一個實(shí)施例的操作。將關(guān)于功率門控電路100進(jìn)入關(guān)閉狀態(tài)從而電壓源VCCPG低的禁用序列、以及關(guān)于功率門控電路100進(jìn)入不同狀態(tài)(開啟狀態(tài))從而電壓源VCCPG高(例如，在接近或等于電壓源VCC的電平)的啟用序列，來說明該操作。根據(jù)一個實(shí)施例，首先從禁用(關(guān)閉狀態(tài))序列起始，禁用序列從電壓源VCCPG為高的初始條件開始。當(dāng)信號Pgenb從第二 /低邏輯電平轉(zhuǎn)換為第一 /高邏輯電平時，信號pgen_vccpg出現(xiàn)的節(jié)點(diǎn)以及信號pden出現(xiàn)的節(jié)點(diǎn)迅速降低,如圖3中的標(biāo)記(I)和(2)所示。這些節(jié)點(diǎn)降低導(dǎo)致截止NFET N3和N2，其中N3和N2為功率門控單元(模塊110)內(nèi)部的下拉器件。然而,在信號pgen_vcc也降低之前,信號pgen_vcc被斬波延遲單元(模塊108)延遲，如圖3中的標(biāo)記(3)所示。信號pgen_vcc降低導(dǎo)致導(dǎo)致PFET P2，其中P2為功率門控單元(模塊110)內(nèi)部的上拉器件。一個實(shí)施例的模塊108中的斬波延遲單元通過PFET P2和NFET N3或通過PFET P2和NFET N2來防止功率門控單元(模塊110)中的任何短路或“瞬態(tài)開路”(crowbar)電流。一旦PFET P2 (為上拉晶體管)響應(yīng)于信號pgen_vcc的降低而導(dǎo)通，則信號pgenb_pfet出現(xiàn)的節(jié)點(diǎn)被上拉,如圖3中的標(biāo)記(4)所示,并且模塊110和112的PFET功率門控單元迅速關(guān)閉，例如從PFET Pl截止之后。電壓源VCCPG的電平(在被耦合到負(fù)載114的節(jié)點(diǎn)處)泄露或降低到穩(wěn)定狀態(tài)值，如圖3中的標(biāo)記(5)所示?，F(xiàn)在轉(zhuǎn)向根據(jù)一個實(shí)施例的啟用(開啟狀態(tài))，信號pgenb從高轉(zhuǎn)變?yōu)榈?。模塊102中的起動限流器中的圖1的PFET104 (也示出為圖2中的PFET Pll)現(xiàn)在導(dǎo)通并且開始充入電壓源VCCPG，如圖3中的標(biāo)記(6)所示。在下文中描述起動限流器的操作。在一個實(shí)施例中由負(fù)載114汲取的電流量取決于起動限流器中的PFET Pll的寬度。因此，電路設(shè)計者可以通過將PFET Pll的寬度在尺寸上變小，例如比模塊110中的較大PFET Pl的寬度小的寬度，來控制電壓源VCCPG出現(xiàn)的節(jié)點(diǎn)處的充電率。在一個實(shí)施例中，如果負(fù)載114的容量不能被準(zhǔn)確估計，則起動限流器中的PFET Pll可以被分成基于可編程熔絲配置或其它技術(shù)來打開或關(guān)閉的數(shù)個腳。當(dāng)輸入信號pgenb降低時,模塊108中的斬波延遲單元將信號pgen_vcc從低變高，如圖3中的標(biāo)記(7)所示，從而截止模塊110中的功率門控單元內(nèi)的上拉PFET P2。當(dāng)下拉NFET N2完全導(dǎo)通時，功率門控單元中的剩余的PFET (例如PFET Pl)現(xiàn)將被導(dǎo)通。具體而言，信號pgenjccpg出現(xiàn)的節(jié)點(diǎn)被由電壓源VCCPG供電的逆變器126進(jìn)行驅(qū)動。由于此逆變器126的輸入為低，則pgen_VCCpg節(jié)點(diǎn)跟隨電壓源VCCPG，并且隨著電壓源VCCPG提高而被緩慢上拉，如圖3中的標(biāo)記(8)所示。這意味著NFET N3 (為下拉晶體管)沒有被完全導(dǎo)通(例如，NFET N3的激活沒有完成)，直到起動限流器電路將電壓源VCCPG充分地充電到電壓源VCC的電平或接近電壓源VCC的電平為止。該下拉NFET N3保證了 PFET Pl沒有被非常迅速的導(dǎo)通從而導(dǎo)致高的啟動電流。當(dāng)下拉NFET N3開始導(dǎo)通時,NFET N3開始降低信號pgenb_pfet出現(xiàn)的節(jié)點(diǎn)，如圖3中的標(biāo)記(9)所示。這緩慢地導(dǎo)通PFET P1，這也幫助了提高電壓源VCCPG，如圖3中的標(biāo)記(10)所示。在一個實(shí)施例中，NFET N3的尺寸(例如寬度)非常小，從而PFET Pl沒有被非常迅速地導(dǎo)通從而導(dǎo)致高的啟動電流。由于信號pgenb_pfet出現(xiàn)的節(jié)點(diǎn)被下拉到非常低的電平以導(dǎo)通PFET P1，從而PFET P5打開，因此相應(yīng)地將信號pden上拉到電壓源VCCPG的電平，如圖3中的標(biāo)記(11)所示。此時電壓源VCCPG已經(jīng)達(dá)到了非常接近電壓源VCC的電平。最終，由于信號pden響應(yīng)于PFET P5的導(dǎo)通而變高，從而NFET N2導(dǎo)通。導(dǎo)通此NFET N2大大下拉了信號pgenb_pfet出現(xiàn)的節(jié)點(diǎn)，如圖3中的標(biāo)記(12)所示，從而通過完成導(dǎo)通PFET Pl以將電壓源VCCPG放置在或接近電壓源VCC，將功率門控電路100完全接通。在一個實(shí)施例中，起動限流器電路(在圖2中詳細(xì)地示出)不僅調(diào)節(jié)了接通序列期間汲取的起動電流的峰值電平，還調(diào)節(jié)了接通期間的Ldidt(為起動電流的斜率)。Ldidt應(yīng)為低，從而當(dāng)功率門控電路100接通時電壓源VCC上具有最小干擾。通過選擇PFET Pll的適當(dāng)尺寸(例如寬度)來控制起動電流的峰值。NFET Nll和NFET N21以慢速對節(jié)點(diǎn)pgenb_pfet放電，這表示PFET Pll慢速導(dǎo)通，從而對低Ldidt做出貢獻(xiàn)。NFET Nll和NFET N21的寬度在功率門控電路100的接通序列期間控制Ldidt。一個實(shí)施例的起動限流器還可以被分成一系列菊花式鏈接的單元，以進(jìn)一步放慢Ldidt，如圖2中被耦合到子模塊200的子模塊202所示。信號pgenb (轉(zhuǎn)變成高電平)被并行供應(yīng)到所有的這些單元，以在功率門控電路100的接通序列期間并行截止PFET P21。PFET Pll接連地接通一個單元(作為NFET Nll和NFET N21導(dǎo)通以在PFETPll的柵極處下拉該節(jié)點(diǎn)的結(jié)果)，從而導(dǎo)致低Ldidt。因而，在一個實(shí)施例中，通過使用寬度窄的NFET Nll和/或通過數(shù)個菊花式鏈接的子單元200、202等，可以控制接通序列期間的 Ldidt。此外，Vdroop (為當(dāng)功率門控電路100接通時電壓源VCC上的最大下調(diào)(droop))能夠被保持為較低。較低Vdroop將保持電壓源VCC具有較低彈跳和噪聲。在功率門控電路100的關(guān)閉序列期間，信號pgenb關(guān)閉并行的所有子模塊200、202等并且傳播到其余功率門控電路100。下文描述了各實(shí)施例的一些附加特征:-在接通序列期間,在電壓源VCCPG提高的同時，pgenb_pfet節(jié)點(diǎn)可能在由圖3中的標(biāo)記(7)和(9)所示的時間段之間暫時處于高阻抗?fàn)顟B(tài)。在標(biāo)記(8)所示的此時間段期間，電壓源VCCPG出現(xiàn)的節(jié)點(diǎn)I禹合到信號pgenb_pfet出現(xiàn)的節(jié)點(diǎn),這很可能導(dǎo)致過沖?？梢酝ㄟ^使用PFET P4來防止或降低此過沖。該P(yáng)FET P4將耦合到信號pgenb_pfet的節(jié)點(diǎn)的電荷通過PFET P3轉(zhuǎn)移回電壓源VCCPG。-NFET N3和PFET P3的尺寸可以制作為小，以防止或降低高起動電流。-可以使得信號pgen_vcc和pgen_vccpg的節(jié)點(diǎn)之間的斬波延遲足夠大，以通過PFET P2和NFET N2并且通過PFET P2和NFET N3來防止或降低瞬態(tài)開路電流。-在傳統(tǒng)方法中，利用足夠的延遲裕度來余量設(shè)計額外的延遲元件以防止高起動電流。相比較而言，一個實(shí)施例使得在接通期間的延遲能夠動態(tài)地取決于被設(shè)計者所設(shè)定的起動電流限制。這是由于對圖1中的電壓源VCCPG的邏輯操作可以僅在電壓源VCCPG提高之后被動態(tài)地接通，從而排除了對具有裕度的設(shè)計的需求，因而優(yōu)化了接通時間而沒有延遲負(fù)擔(dān)。相應(yīng)地，通過上述描述，可以看出通過將PFET Pll的寬度適當(dāng)選擇成具有足夠小/窄尺寸來控制起動電流。由于僅在一個實(shí)施例中起動電流可被PFET的寬度所控制，從而起動電流較容易控制。與傳統(tǒng)方法相反，傳統(tǒng)方法控制起動電流額外依據(jù)提供數(shù)個額外的延遲器件，這導(dǎo)致更多的面積和功耗。此外，在一個實(shí)施例中，不通過使用這種額外延遲單元，也降低了待機(jī)狀態(tài)和激活狀態(tài)兩種狀態(tài)中的功耗。例如，在關(guān)閉期間，由于不具有額外的延遲元件/單元，從而一個實(shí)施例具有被耦合到總是接通的電壓源VCC的較少單元/器件，因此導(dǎo)致在待機(jī)狀態(tài)和/或在滿操作狀態(tài)中具有較少的功耗。此外，從上文中顯而易見地，在接通序列期間，通過將邏輯器件施加到電壓源VCCPG本身，生成在提高具有低起動電流的電壓源VCCPG中使用的延遲。在上文中描述并在圖1-圖3中示出了此邏輯器件，其中信號被延遲，從而通過在電壓源VCCPG增加的同時不導(dǎo)通這種晶體管直到電壓源VCCPG已經(jīng)斜坡提高到接近電壓源VCC為止，大多數(shù)PFET保持去激活。此外，如上文示出和描述的，在不使用傳統(tǒng)方法的額外延遲元件的一個實(shí)施例中，可以實(shí)現(xiàn)非常快速的關(guān)閉時間。在傳統(tǒng)方法中，額外的延遲單元放慢了關(guān)閉速度，而在一個實(shí)施例中不具有這種額外的延遲單元能夠?qū)崿F(xiàn)較快的關(guān)閉速度(其大小的級別較快)。此快速關(guān)閉導(dǎo)致每次功率門控電路100切換為關(guān)閉時節(jié)約了功率。上述對實(shí)施例的某些變型是可能的。例如，在一個實(shí)施例中可以去除PFET P3和P4。該去除的可能副作用是信號pgent_pfet出現(xiàn)的節(jié)點(diǎn)上的過沖。如果過沖的大小可容忍，則可以去除PFET P3和P4。作為另一示例，在一個實(shí)施例中可以去除NFET N2、NFET N4、PFET P5以及PFETP6。由于存在這些晶體管，使得一旦功率門控電路100完全接通，則信號pgent_pfet出現(xiàn)的節(jié)點(diǎn)被強(qiáng)拉到接地。如果信號pgent_pfet的這種節(jié)點(diǎn)通過NFET N3被充分地弱拉到接地，則NFET N2、NFET N4、PFET P5以及PFET P6的一個或多個可被省去。作為再一示例，在一個實(shí)施例中驅(qū)動信號pgen_vccpg的逆變器122可以由特定的方式構(gòu)建。例如，此逆變器122中的PFET可以由NFET取代。這種修改導(dǎo)致在接通期間，信號pgen_vccpg的節(jié)點(diǎn)具有VCCPG-VT (其中VT為NFET的閾值電壓)的值。這增加了更多的延遲裕度，以防止在NFET N3導(dǎo)通之前具有高的起動電流。作為又一示例，圖1的功率門控單元不需要以這些單元彼此串聯(lián)耦合的菊花式鏈接配置進(jìn)行重復(fù)。例如，代替上述菊花式鏈接配置，圖4示出根據(jù)另一實(shí)施例的可關(guān)聯(lián)圖1的功率門控電路100使用的電路400。在圖4中，模塊110的單個功率門控單元被耦合到具有接收信號pgenb的一個或多個延遲元件的至少一個延遲單元402,并且由所述至少一個延遲單元402跟隨在其后。接著延遲單元402通過菊花式鏈接不具有延遲元件的一個或多個功率門控單元404、410等跟隨在其后。功率門控單元404、410等的每一個可以包括逆變器406,該逆變器406具有被稱合成接收延遲的pgenb信號并且被電壓源VCC供電的輸入端子，并且具有被耦合到PFET408的柵極端子的輸出端子。PFET408相應(yīng)地具有耦合到電壓源VCC的源極以及耦合到電壓源VCCPG的漏極。PFET408可以被設(shè)計為具有較大尺寸，例如比PFET Pl的寬度大的較大寬度。本發(fā)明描述的功率門控電路的實(shí)施例可以用于多個實(shí)施方式和應(yīng)用。例如，移動設(shè)備(包括智能手機(jī)、桌上電腦、筆記本以及其它移動互聯(lián)器件(MID)而不限于此)被設(shè)計有低功率電路。此外，微處理器具有可以使用功率門控技術(shù)的低功率狀態(tài)以防止其某些電路或元件不必要地消耗功率。圖5為示出適于實(shí)踐所公開的各實(shí)施例的功率門控電路/方法的示例計算機(jī)系統(tǒng)500的方框圖。如圖所示，計算機(jī)系統(tǒng)500可以包括電源單元502、多個處理器或處理器核504、其中存儲有處理器可讀和處理器可執(zhí)行指令508的系統(tǒng)存儲器506、也可存儲指令508的大容量存儲裝置510、以及通信接口 512。為了此應(yīng)用(包括權(quán)利要求)，術(shù)語“處理器”和“處理器核”可以認(rèn)為是同義的，除非上下文以其它方式清楚地進(jìn)行明確。在本公開的各實(shí)施例中，響應(yīng)于計算機(jī)系統(tǒng)100的特定狀態(tài)，例如其一個或多個電路或元件是否處于待機(jī)狀態(tài)，至少一個處理器504可以生成或?qū)е律删哂懈呋虻蜖顟B(tài)的信號pgenb。一個或多個大容量存儲裝置510和/或存儲器506可以包括有形的、非瞬時的計算機(jī)可讀存儲裝置(例如磁盤、硬盤、光盤可只讀存儲器(CDR0M)、硬件存儲單元等)。計算機(jī)系統(tǒng)500還可以包括輸入/輸出裝置514 (例如鍵盤、顯示屏、光標(biāo)控制等)。在各實(shí)施例中，僅通過示例的方式，I/O裝置514可以包括被功率門控的電子部件518 (例如圖1的負(fù)載114)和/或自身可以包括功率門控電路100和上述其它器件。這種部件518可替代地或附加地位于計算機(jī)系統(tǒng)500的其它位置，并且可以包括部分或全部集成電路。圖1的負(fù)載114還可以是變成被功率門控的多個處理器核504之一。圖5的各個元件可以經(jīng)由代表一條或更多條總線的系統(tǒng)總線516彼此耦合。在多條總線的情況下，各元件可以通過一個或多個總線橋(未示出)橋接。數(shù)據(jù)可以通過(例如部件518與處理器504之間的)I/O裝置514傳輸通過系統(tǒng)總線516。系統(tǒng)存儲器506和大容量存儲裝置510可以用來存儲執(zhí)行一個或多個操作系統(tǒng)、固件模塊或驅(qū)動器、應(yīng)用程序等(在這里共同表示為508)的編程指令的工作副本和永久拷貝。編程指令的永久拷貝可以被放置在工廠中的永久存儲器中，或例如通過分布介質(zhì)(未示出，如光盤(⑶))或(從分布式服務(wù)器(未示出))通過通信接口 512放置在現(xiàn)場。計算機(jī)系統(tǒng)500的各元件的其余結(jié)構(gòu)是公知的，因此將不再進(jìn)一步詳細(xì)描述。所示實(shí)施例的上述描述(包括在說明書摘要中所描述的內(nèi)容)不旨在排他的或限于所公開的精確形式。盡管本發(fā)明為了示例性目的描述了特定實(shí)施例和實(shí)例，然而也可以進(jìn)行各種變型。例如，響應(yīng)于信號的上升/下降邊緣、用于轉(zhuǎn)換信號的逆變器、P-型和N-型晶體管等，在信號的高/低值的上下文中已經(jīng)描述了各實(shí)施例中的特定器件的配置和連接。在其它實(shí)施例中，可以考慮是否使用N-型晶體管取代P-型晶體管、某些信號是否被轉(zhuǎn)換、某一狀態(tài)中的特定改變是響應(yīng)于下降沿而不是上升沿而被觸發(fā)(反之亦然)等，來提供不同配置?？梢钥紤]上述詳細(xì)描述來做出這些和其它變型。在權(quán)利要求中使用的術(shù)語不應(yīng)被理解為限于在說明書中公開的特定實(shí)施例。
權(quán)利要求1.一種用于功率門控的設(shè)備，包括: 功率門控單元，其具有至少一個晶體管，所述功率門控單元被配置成轉(zhuǎn)換到第一狀態(tài)，在所述第一狀態(tài)中，電壓源由所述功率門控單元控制為具有第一電平，并且所述功率門控單元被配置為轉(zhuǎn)換到第二狀態(tài)，在所述第二狀態(tài)中，所述電壓源由所述功率門控單元控制為具有高于所述第一電平的第二電平； 限流器單元，其被耦合到所述功率門控單元，并且被配置為在轉(zhuǎn)換到所述第二狀態(tài)期間降低電流的大小和變化率；以及 延遲單元，其被耦合到所述功率門控單元以及所述限流器單元，并且被配置為在轉(zhuǎn)換到所述第一狀態(tài)期間去除所述功率門控單元中的短路路徑， 其中所述功率門控單元包括邏輯器件，所述邏輯器件被配置為延遲所述電壓源向所述第二電平的增大，并且在所述電壓源增大到所述第二電平的同時保持所述至少一個晶體管去激活。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中為了在轉(zhuǎn)換到所述第二狀態(tài)期間降低所述電流的大小，所述限流器單元包括并且被配置為操作尺寸比所述功率門控單元的所述至少一個晶體管的尺寸小的晶體管。
3.根據(jù)權(quán)利要求1所述的設(shè)備，還包括與所述功率門控單元串聯(lián)耦合的至少另一功率門控單元，其中所述至少另一功率門控單元與所述功率門控單元具有相同的部件和配置，并且其中基于用于接收所述電壓源的電子部件的尺寸和功耗規(guī)格來選擇所述至少另一功率門控單元的數(shù)量。
4.根據(jù)權(quán)利要求 1所述的設(shè)備，還包括: 至少一個延遲元件，其被耦合到單個所述功率門控單元的下游；以及至少一個其他功率門控單元，其被耦合到所述至少一個延遲元件的下游，所述至少一個其他功率門控單元不具有延遲元件并且具有尺寸大于所述至少一個晶體管的尺寸的晶體管，其中所述至少一個其他功率門控單元的所述晶體管被配置為將所述電壓源轉(zhuǎn)換到所述第一電平和所述第二電平。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述功率門控單元被配置為接收輸入信號，并且其中所述功率門控單元的邏輯器件包括: 上拉晶體管，其被耦合到所述至少一個晶體管，并且被配置為響應(yīng)于所述輸入信號的第一邏輯電平而激活，以在轉(zhuǎn)換到所述第一狀態(tài)期間將所述至少一個晶體管去激活；以及下拉晶體管，其被耦合到所述上拉晶體管和所述至少一個晶體管， 其中所述上拉晶體管被配置為響應(yīng)于所述輸入信號的第二邏輯電平而去激活，以在轉(zhuǎn)換到所述第二狀態(tài)期間開始激活所述下拉晶體管，以及 其中所述下拉晶體管的激活不完全，以在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述至少一個晶體管去激活，直到所述電壓源達(dá)到所述第二電平之后。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述至少一個晶體管包括: 第一晶體管，在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述第一晶體管去激活，并且當(dāng)達(dá)到所述第二電平時，所述第一晶體管被激活； 第二晶體管，其被耦合到所述第一晶體管，并且被配置為當(dāng)所述第一晶體管激活時被激活；以及第三晶體管，其被配置為響應(yīng)于所述第二晶體管的激活而激活，以完成所述第一晶體管的激活，從而使所述電壓源處于所述第二電平。
7.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述功率門控單元被配置為加速轉(zhuǎn)換到所述第一狀態(tài)，以在轉(zhuǎn)換到所述第一狀態(tài)期間降低功耗，并且其中所述功率門控單元沒有額外的延遲單元，以在處于所述第一狀態(tài)或所述第二狀態(tài)的同時降低功耗。
8.一種用于功率門控的系統(tǒng)，包括: 負(fù)載； 功率門控單元，其被耦合到所述負(fù)載并且具有至少一個晶體管，所述功率門控單元被配置為轉(zhuǎn)換到第一狀態(tài)，在所述第一狀態(tài)中，所述負(fù)載的電壓源由所述功率門控單元控制為具有第一電平，并且所述功率門控單元被配置為轉(zhuǎn)換到第二狀態(tài)，在所述第二狀態(tài)中，所述負(fù)載的所述電壓源由所述功率門控單元控制為具有高于所述第一電平并近似等于滿操作電平的第二電平；以及 限流器單元，其被耦合到所 述功率門控單元，并且被配置為在轉(zhuǎn)換到所述第二狀態(tài)期間降低電流的大小， 其中所述功率門控單元包括邏輯器件，所述邏輯器件被配置為延遲所述電壓源向所述第二電平的增大，并且在所述電壓源增大到所述第二電平的同時保持所述至少一個晶體管去激活。
9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中所述負(fù)載包括移動設(shè)備的電子部件。
10.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中所述負(fù)載包括集成電路的一部分。
11.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中為了在轉(zhuǎn)換到所述第二狀態(tài)期間降低所述電流的大小，所述限流器單元包括并且被配置為操作尺寸比所述功率門控單元的所述至少一個晶體管的尺寸小的晶體管。
12.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中所述功率門控單元被配置為接收輸入信號，并且其中所述功率門控單元的邏輯器件包括: 上拉晶體管，其被耦合到所述至少一個晶體管，并且被配置為響應(yīng)于所述輸入信號的第一邏輯電平而激活，以在轉(zhuǎn)換到所述第一狀態(tài)期間將所述至少一個晶體管去激活；以及 下拉晶體管，其被耦合到所述上拉晶體管和所述至少一個晶體管， 其中所述上拉晶體管被配置為響應(yīng)于所述輸入信號的第二邏輯電平而去激活，以在轉(zhuǎn)換到所述第二狀態(tài)期間開始激活所述下拉晶體管，并且 其中所述下拉晶體管的激活不完全，以在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述至少一個晶體管去激活，直到所述電壓源達(dá)到所述第二電平之后。
13.根據(jù)權(quán)利要求12所述的系統(tǒng)，其中所述至少一個晶體管包括: 第一晶體管，在所述第二狀態(tài)期間所述電壓源向所述第二電平增大的同時保持所述第一晶體管去激活，并且在達(dá)到所述第二電平時所述第一晶體管被激活； 第二晶體管，其被耦合到所述第一晶體管，并且被配置為當(dāng)所述第一晶體管激活時而被激活；以及 第三晶體管，其被配置為響應(yīng)于所述第二晶體管的激活而激活，以完成所述第一晶體管的激活，從而使所述電壓源處于所述第二電平。
14.根據(jù)權(quán)利要求8所述的系統(tǒng)，還包括延遲單元，所述延遲單元被耦合到所述功率門控單元以及所述限流器單元，并且所述延遲單元被配置為在轉(zhuǎn)換到所述第一狀態(tài)期間去除所述功率門控單元 中的短路路徑。
專利摘要一種低功率、低延時的功率門控(LPLLPG)電路，用于例如在睡眠或待機(jī)模式中切斷或降低提供給一個或多個電子部件的功率。通過調(diào)整功率門控電路中的至少一個晶體管的大小來控制起動電流；并且通過不使用額外延遲器件來降低在待機(jī)狀態(tài)和激活狀態(tài)兩種狀態(tài)中的功率門控電路的功耗。通過施加/使用邏輯器件而不是延遲信號來執(zhí)行提高具有低起動電流的門控電壓源。直到門控電壓源升高到接近非門控電壓源的電平為止，此邏輯器件也不導(dǎo)通功率門控電路中的晶體管。通過不使用額外的延遲單元，實(shí)現(xiàn)更快的關(guān)閉門控電壓源。
文檔編號H03K17/28GK203071897SQ20122031707
公開日2013年7月17日 申請日期2012年6月29日 優(yōu)先權(quán)日2011年6月29日
發(fā)明者S·保羅, J·A·翁 申請人:英特爾公司