專利名稱：一種濾波方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，具體涉及一種濾波方法和裝置。
背景技術(shù)：
目前100G光傳輸系統(tǒng)已經(jīng)克服了技術(shù)瓶頸，全面迎來了規(guī)模商用時(shí)代。超100G的光傳輸系統(tǒng)也已研發(fā)出成熟的解決方案，其調(diào)制格式目前主要有四相相移鍵控(QPSK)和正交頻分復(fù)用(OFDM)兩種，但需要對性能、復(fù)雜度、可實(shí)現(xiàn)性取得平衡。無論是哪種方案，業(yè)界已認(rèn)識到100G和超100G的碼型必須歸一到QPSK碼型上，其中偏振復(fù)用-差分正交相位調(diào)制(PM-DQPSK)的方案兼具很多優(yōu)點(diǎn):傳輸線路側(cè)采用25G波特率、傳輸距離大于1000km、兼容50GHz信道間隔、電域偏振解復(fù)用、成本低于光域接收機(jī)、光學(xué)結(jié)構(gòu)簡單等。在PM-DQPSK的解調(diào)方案中，相干接收技術(shù)是在電域?qū)崿F(xiàn)的，其核心功能部件是一個(gè)高速模數(shù)轉(zhuǎn)換器(ADC)和一個(gè)高速數(shù)字信號處理器(DSP)。光信號通過光電轉(zhuǎn)換單元變成模擬電信號，模擬電信號通過ADC轉(zhuǎn)換為數(shù)字電信號，數(shù)字電信號再通過DSP芯片以數(shù)字均衡的方式完成相干接收并消除相位畸變，從而實(shí)現(xiàn)對色散、偏振模色散(PMD)和部分非線性效應(yīng)的補(bǔ)償。因此，DSP是解調(diào)步驟中關(guān)鍵的部分，其主要作用是利用算法對傳輸過程中受到影響的信號進(jìn)行補(bǔ)償并重構(gòu)，大幅度消除光纖帶來的傳輸損傷，還原被傳輸信號的特性。均衡部分的數(shù)據(jù)處理是DSP算法的核心部分，實(shí)現(xiàn)均衡部分?jǐn)?shù)據(jù)處理的技術(shù)方案有兩種，一種是使用DSP芯片，嵌入軟件程序?qū)崿F(xiàn)算法，但是這種方案在實(shí)時(shí)處理大量高速數(shù)據(jù)時(shí)由于沒有硬件程序并行性的特點(diǎn)，因此工作速率無法滿足實(shí)時(shí)性的要求；另一種則是使用現(xiàn)場可編程門陣列(Field-Programmable Gate Array,FPGA)芯片，嵌入硬件的程序?qū)崿F(xiàn)算法的處理，這種方案可以滿足速率的要求，但就目前的實(shí)現(xiàn)方案來看，整個(gè)DSP均衡算法的處理邏輯都置于一片F(xiàn)PGA中，利用相同的多片F(xiàn)PGA以及相同的邏輯程序?qū)崿F(xiàn)并行處理，這在資源使用方面存在FPGA內(nèi)部的邏輯資源以及串行器/解串器(SERDES)的數(shù)量不足的問題，致使程序在時(shí)序上不能達(dá)到要求，從而不能實(shí)現(xiàn)算法的處理。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種濾波方法和裝置，以提高均衡算法處理的能力。為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:—種濾波方法，將濾波操作中的均衡處理邏輯置于一片或多片均衡現(xiàn)場可編程門陣列FPGA中，將濾波操作中的系數(shù)處理邏輯置于系數(shù)FPGA中；該方法還包括:系數(shù)FPGA相對獨(dú)立地向各均衡FPGA提供用于進(jìn)行均衡處理的相應(yīng)系數(shù)，均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波。針對多個(gè)均衡FPGA中的任一個(gè)均衡FPGA，該方法包括:均衡FPGA通過串行器/解串器SERDES接收前級發(fā)送來的高速樣值數(shù)據(jù)，在內(nèi)部的功能模塊進(jìn)行樣值處理并通過SERDES發(fā)送處理后的數(shù)據(jù)到系數(shù)FPGA用以計(jì)算系數(shù)1，同時(shí)發(fā)送相關(guān)數(shù)據(jù)到均衡FPGA的后級模塊用來進(jìn)行濾波器I的計(jì)算；系數(shù)FPGA通過SERDES接收均衡FPGA發(fā)來的樣值數(shù)據(jù)，在內(nèi)部的功能模塊計(jì)算系數(shù)I ;系數(shù)FPGA將算出的系數(shù)I通過SERDES下發(fā)到均衡FPGA以完成濾波器I的計(jì)算；均衡FPGA在接收到系數(shù)I后，利用系數(shù)I與原有的數(shù)據(jù)進(jìn)行濾波計(jì)算，并將結(jié)果輸出到后級的濾波器2，同時(shí)向系數(shù)FPGA發(fā)出控制信號；系數(shù)FPGA接收到控制信號后，將系統(tǒng)初始存入的系數(shù)2通過SERDES下發(fā)到均衡FPGA ；均衡FPGA接收到系數(shù)FPGA發(fā)送來的系數(shù)2后，結(jié)合濾波器I的結(jié)果進(jìn)行濾波器2的運(yùn)算，并將運(yùn)算結(jié)果輸出到后級的濾波器3，同時(shí)將相關(guān)數(shù)據(jù)通過SERDES發(fā)送到系數(shù)FPGA用以進(jìn)行系數(shù)3的計(jì)算；系數(shù)FPGA接收到均衡FPGA發(fā)送來的樣值數(shù)據(jù)后，在內(nèi)部的邏輯功能模塊計(jì)算系數(shù)3 ；系數(shù)FPGA將算出的系數(shù)3通過SERDES下發(fā)到均衡FPGA以完成濾波器3的計(jì)算；均衡FPGA在接收到系數(shù)3后，利用系數(shù)3與原有的數(shù)據(jù)進(jìn)行濾波器3的計(jì)算，并將計(jì)算結(jié)果輸出到后級的功能模塊。在系統(tǒng)初始化時(shí)，將所述系數(shù)先初始化在相應(yīng)的緩存內(nèi)，待相關(guān)運(yùn)算啟動(dòng)后，根據(jù)控制信號的指示進(jìn)行相應(yīng)系數(shù)的更新。所述均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波時(shí)的均衡算法處理過程包括:均衡FPGA不間斷地接收前級的樣值預(yù)處理子系統(tǒng)傳送過來的樣值數(shù)據(jù)和系數(shù)FPGA傳送過來的新的系數(shù)，對樣值數(shù)據(jù)進(jìn)行均衡處理； 均衡FPGA在樣值數(shù)據(jù)去偏斜及分段組合sdac模塊中接收樣值數(shù)據(jù)時(shí)應(yīng)用包計(jì)數(shù)器進(jìn)行包計(jì)數(shù)；每當(dāng)包計(jì)數(shù)為I時(shí)，將4路偏振態(tài)的數(shù)據(jù)Xi/Xq/Yi/Yq的每路樣值數(shù)據(jù)的前16384點(diǎn)組合在一個(gè)數(shù)據(jù)包中并連同數(shù)據(jù)包的標(biāo)志位blk_id值通過一個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子，在粗均衡和2倍插值處理完畢后還要將所述數(shù)據(jù)包發(fā)送給系數(shù)FPGA以計(jì)算自適應(yīng)均衡系數(shù)；均衡FPGA接收系數(shù)FPGA發(fā)來的IQ因子和粗均衡系數(shù)并應(yīng)用粗均衡cequ模塊進(jìn)行IQ補(bǔ)償和粗均衡的運(yùn)算，將運(yùn)算結(jié)果輸出到下一級2倍插值itpl模塊進(jìn)行2倍插值處理，并將2倍插值處理后的數(shù)據(jù)及其相應(yīng)的blk_id值按照Xi/Xq/Yi/Yq四路分別組合在四個(gè)數(shù)據(jù)包中，再通過4路SERDES發(fā)送至系數(shù)FPGA ；在系數(shù)FPGA中，通過一路SERDES接收均衡FPGA發(fā)來的由16384個(gè)點(diǎn)組合的數(shù)據(jù)包，以進(jìn)行IQ因子運(yùn)算；將運(yùn)算得到的IQ因子和預(yù)先設(shè)定的粗均衡系數(shù)下發(fā)到均衡FPGA ；在系數(shù)FPGA中，通過4路SERDES接收到均衡FPGA發(fā)來的2倍插值處理后的數(shù)據(jù)，以計(jì)算自適應(yīng)均衡系數(shù)，將計(jì)算得到的自適應(yīng)均衡系數(shù)通過一路SERDES發(fā)給均衡FPGA，以更新自適應(yīng)均衡系數(shù)；均衡FPGA接收到新的自適應(yīng)均衡系數(shù)的數(shù)據(jù)包后，先將這一數(shù)據(jù)包進(jìn)行暫存，當(dāng)均衡FPGA接收到的前級樣值數(shù)據(jù)的blk_id值等于所述數(shù)據(jù)包的blk_id值時(shí)進(jìn)行系數(shù)更新;
均衡FPGA利用系數(shù)FPGA傳來的經(jīng)更新后的自適應(yīng)均衡系數(shù)進(jìn)行均衡計(jì)算并將計(jì)算結(jié)果輸出到下一級的算法模塊。當(dāng)系數(shù)FPGA中的均方差不收斂時(shí)，進(jìn)入系數(shù)搜索模式；所述系數(shù)搜索模式下的均衡算法處理過程包括:系數(shù)FPGA通過控制信號通知均衡FPGA進(jìn)入系數(shù)搜索模式，均衡FPGA進(jìn)入系數(shù)搜索模式，不再從樣值預(yù)處理子系統(tǒng)接收新的樣值數(shù)據(jù)；均衡FPGA將接收完的完整的數(shù)據(jù)包及其blk_id值通過I個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子；系數(shù)FPGA接收到均衡FPGA發(fā)來的數(shù)據(jù)包后，進(jìn)行IQ因子的計(jì)算，并將計(jì)算結(jié)果與待搜索的粗均衡系數(shù)一起下發(fā)到均衡FPGA ； 均衡FPGA在接收到粗均衡系數(shù)時(shí)進(jìn)行粗均衡計(jì)算，并將進(jìn)行2倍插值處理的結(jié)果通過4個(gè)SERDES發(fā)送到系數(shù)FPGA用以計(jì)算自適應(yīng)均衡系數(shù)；系數(shù)FPGA利用收到的2倍插值處理后的數(shù)據(jù)進(jìn)行計(jì)算，判斷均方差是否收斂，如果收斂，則取出對應(yīng)的粗均衡系數(shù)并發(fā)送到均衡FPGA，退出系數(shù)搜索模式；如果不收斂，則進(jìn)行下一組數(shù)據(jù)搜索，直到收斂或者遍歷完需要搜索的粗均衡系數(shù)為止。一種濾波裝置，該裝置包括系數(shù)FPGA，以及一片或多片均衡FPGA ;濾波操作中的均衡處理邏輯被置于所述均衡FPGA中，濾波操作中的系數(shù)處理邏輯被置于所述系數(shù)FPGA中；其中，所述系數(shù)FPGA，用于相對獨(dú)立地向各均衡FPGA提供用于進(jìn)行均衡處理的相應(yīng)系數(shù)；所述均衡FPGA，用于根據(jù)收到的系數(shù)進(jìn)行濾波。針對多個(gè)均衡FPGA中的任一個(gè)均衡FPGA，該均衡FPGA通過SERDES接收前級發(fā)送來的高速樣值數(shù)據(jù)，在內(nèi)部的功能模塊進(jìn)行樣值處理并通過SERDES發(fā)送處理后的數(shù)據(jù)到系數(shù)FPGA用以計(jì)算系數(shù)1，同時(shí)發(fā)送相關(guān)數(shù)據(jù)到均衡FPGA的后級模塊用來進(jìn)行濾波器I的計(jì)算；系數(shù)FPGA通過SERDES接收均衡FPGA發(fā)來的樣值數(shù)據(jù)，在內(nèi)部的功能模塊計(jì)算系數(shù)I ;系數(shù)FPGA將算出的系數(shù)I通過SERDES下發(fā)到均衡FPGA以完成濾波器I的計(jì)算；均衡FPGA在接收到系數(shù)I后，利用系數(shù)I與原有的數(shù)據(jù)進(jìn)行濾波計(jì)算，并將結(jié)果輸出到后級的濾波器2，同時(shí)向系數(shù)FPGA發(fā)出控制信號；系數(shù)FPGA接收到控制信號后，將系統(tǒng)初始存入的系數(shù)2通過SERDES下發(fā)到均衡FPGA ；均衡FPGA接收到系數(shù)FPGA發(fā)送來的系數(shù)2后，結(jié)合濾波器I的結(jié)果進(jìn)行濾波器2的運(yùn)算，并將運(yùn)算結(jié)果輸出到后級的濾波器3，同時(shí)將相關(guān)數(shù)據(jù)通過SERDES發(fā)送到系數(shù)FPGA用以進(jìn)行系數(shù)3的計(jì)算；系數(shù)FPGA接收到均衡FPGA發(fā)送來的樣值數(shù)據(jù)后，在內(nèi)部的邏輯功能模塊計(jì)算系數(shù)3 ；系數(shù)FPGA將算出的系數(shù)3通過SERDES下發(fā)到均衡FPGA以完成濾波器3的計(jì)算；均衡FPGA在接收到系數(shù)3后，利用系數(shù)3與原有的數(shù)據(jù)進(jìn)行濾波器3的計(jì)算，并將計(jì)算結(jié)果輸出到后級的功能模塊。在系統(tǒng)初始化時(shí)，所述系數(shù)初始化在相應(yīng)的緩存內(nèi)，待相關(guān)運(yùn)算啟動(dòng)后,系數(shù)FPGA根據(jù)控制信號的指示進(jìn)行相應(yīng)系數(shù)的更新。所述均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波時(shí)，均衡FPGA不間斷地接收前級的樣值預(yù)處理子系統(tǒng)傳送過來的樣值數(shù)據(jù)和系數(shù)FPGA傳送過來的新的系數(shù)，對樣值數(shù)據(jù)進(jìn)行均衡處理；均衡FPGA在樣值數(shù)據(jù)sdac模塊中接收樣值數(shù)據(jù)時(shí)應(yīng)用包計(jì)數(shù)器進(jìn)行包計(jì)數(shù)；每當(dāng)包計(jì)數(shù)為I時(shí)，將4路偏振態(tài)的數(shù)據(jù)Xi/Xq/Yi/Yq的每路樣值數(shù)據(jù)的前16384點(diǎn)組合在一個(gè)數(shù)據(jù)包中并連同數(shù)據(jù)包的標(biāo)志位blk_id值通過一個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子，在粗均衡和2倍插值處理完畢后還要將所述數(shù)據(jù)包發(fā)送給系數(shù)FPGA以計(jì)算自適應(yīng)均衡系數(shù)；均衡FPGA接收系數(shù)FPGA發(fā)來的IQ因子和粗均衡系數(shù)并應(yīng)用粗均衡cequ模塊進(jìn)行IQ補(bǔ)償和粗均衡的運(yùn)算，將運(yùn)算結(jié)果輸出到下一級2倍插值模塊進(jìn)行2倍插值處理，并將2倍插值處理后的數(shù)據(jù)及其相應(yīng)的blk_id值按照Xi/Xq/Yi/Yq四路分別組合在四個(gè)數(shù)據(jù)包中，再通過4路SERDES發(fā)送至系數(shù)FPGA ；在系數(shù)FPGA中，通過一路SERDES接收均衡FPGA發(fā)來的由16384個(gè)點(diǎn)組合的數(shù)據(jù)包，以進(jìn)行IQ因子運(yùn)算；將運(yùn)算得到的IQ因子和預(yù)先設(shè)定的粗均衡系數(shù)下發(fā)到均衡FPGA ；在系數(shù)FPGA中，通過4路SERDES接收到均衡FPGA發(fā)來的2倍插值處理后的數(shù)據(jù)，以計(jì)算自適應(yīng)均衡系數(shù)，將計(jì)算得到的自適應(yīng)均衡系數(shù)通過一路SERDES發(fā)給均衡FPGA，以更新自適應(yīng)均衡系數(shù)；均衡FPGA接收到新的自適應(yīng)均衡系數(shù)的數(shù)據(jù)包后，先將這一數(shù)據(jù)包進(jìn)行暫存，當(dāng)均衡FPGA接收到的前級樣值數(shù)據(jù)的blk_id值等于所述數(shù)據(jù)包的blk_id值時(shí)進(jìn)行系數(shù)更新；均衡FPGA利用系數(shù)FPGA傳來的經(jīng)更新后的自適應(yīng)均衡系數(shù)進(jìn)行均衡計(jì)算并將計(jì)算結(jié)果輸出到下一級的算法模塊。當(dāng)系數(shù)FPGA中的均方差不收斂時(shí)，進(jìn)入系數(shù)搜索模式；系數(shù)FPGA通過控制信號通知均衡FPGA進(jìn)入系數(shù)搜索模式，均衡FPGA進(jìn)入系數(shù)搜索模式，不再從樣值預(yù)處理子系統(tǒng)接收新的樣值數(shù)據(jù)；均衡FPGA將接收完的完整的數(shù)據(jù)包及其blk_id值通過I個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子；系數(shù)FPGA接收到均衡FPGA發(fā)來的數(shù)據(jù)包后，進(jìn)行IQ因子的計(jì)算，并將計(jì)算結(jié)果與待搜索的粗均衡系數(shù)一起下發(fā)到均衡FPGA ；均衡FPGA在接收到粗均衡系數(shù)時(shí)進(jìn)行粗均衡計(jì)算，并將進(jìn)行2倍插值處理的結(jié)果通過4個(gè)SERDES發(fā)送到系數(shù)FPGA用以計(jì)算自適應(yīng)均衡系數(shù)；系數(shù)FPGA利用收到的2倍插值處理后的數(shù)據(jù)進(jìn)行計(jì)算，判斷均方差是否收斂，如果收斂，則取出對應(yīng)的粗均衡系數(shù)并發(fā)送到均衡FPGA，退出系數(shù)搜索模式；如果不收斂，則進(jìn)行下一組數(shù)據(jù)搜索，直到收斂或者遍歷完需要搜索的粗均衡系數(shù)為止。本發(fā)明在實(shí)現(xiàn)DSP均衡算法部分的數(shù)據(jù)處理時(shí)利用了 FPGA在高速數(shù)據(jù)處理上的優(yōu)勢以及多片F(xiàn)PGA協(xié)作的特性，使用多片F(xiàn)PGA以基于不同的邏輯程序協(xié)調(diào)處理均衡部分的大量高速數(shù)據(jù)。這樣可以解決邏輯資源緊張的問題，還可以由系數(shù)FPGA的SERDES統(tǒng)一與各均衡FPGA進(jìn)行互聯(lián)，從而解決了 FPGA中SERDES的數(shù)量不足的問題，最終提高了均衡算法處理的能力。


圖1為本發(fā)明實(shí)施例的FPGA協(xié)調(diào)處理均衡部分的原理示意圖；圖2為本發(fā)明實(shí)施例的DSP算法中均衡算法處理部分的原理示意圖；圖3為本發(fā)明實(shí)施例的均衡算法處理的原理示意圖；圖4為本發(fā)明實(shí)施例的濾波流程簡圖。
具體實(shí)施例方式在實(shí)際應(yīng)用中，可以使用FPGA實(shí)現(xiàn)均衡濾波的算法，使用兩套不同的邏輯置于多片F(xiàn)PGA中，其中一套邏輯置于一片F(xiàn)PGA中用于實(shí)現(xiàn)系數(shù)計(jì)算的部分，另一套邏輯置于其它一片或多片F(xiàn)PGA中用于并行實(shí)現(xiàn)均衡算法。具體而言，由于DSP算法復(fù)雜度高、數(shù)據(jù)量大、數(shù)據(jù)速率高，因此如果使用單片F(xiàn)PGA進(jìn)行處理是不現(xiàn)實(shí)的，而根據(jù)算法的特性，使用多片相同邏輯的FPGA并行處理，同樣會出現(xiàn)資源緊張，數(shù)據(jù)處理速率沖突的問題，因此將算法中的系數(shù)處理的邏輯置于一片新的FPGA中，這樣可以將系數(shù)的處理步驟和其它算法的處理邏輯分別置于不同的FPGA中(即區(qū)分出均衡FPGA與系數(shù)FPGA)。當(dāng)均衡FPGA需要使用相應(yīng)的系數(shù)時(shí)，系數(shù)FPGA可以通過高速的數(shù)據(jù)接口及時(shí)提供，在均衡FPGA處理其它步驟時(shí)系數(shù)FPGA可以進(jìn)行下一次系數(shù)的計(jì)算以備均衡FPGA的使用，這樣通過兩種FPGA的配合可以實(shí)現(xiàn)資源的最大化以及數(shù)據(jù)處理的高效化。參見圖1，由圖1可知，均衡FPGA與系數(shù)FPGA配合工作時(shí)可以執(zhí)行以下步驟:步驟一，均衡FPGA通過SERDES接收前級發(fā)送來的高速樣值數(shù)據(jù)，在內(nèi)部的功能模塊(如邏輯功能模塊)進(jìn)行樣值處理并通過SERDES發(fā)送處理后的數(shù)據(jù)到系數(shù)FPGA用以計(jì)算系數(shù)1，同時(shí)發(fā)送相關(guān)數(shù)據(jù)到均衡FPGA的后級模塊用來進(jìn)行濾波器I的計(jì)算。步驟二，系數(shù)FPGA通過SERDES接收均衡FPGA發(fā)來的樣值數(shù)據(jù)，在內(nèi)部的功能模塊(如邏輯功能模塊)進(jìn)行計(jì)算并將算出的系數(shù)I進(jìn)行緩存。步驟三，系數(shù)FPGA將算出的系數(shù)I通過SERDES下發(fā)到均衡FPGA以完成濾波器I的計(jì)算。步驟四，均衡FPGA在未接收到系數(shù)FPGA發(fā)來的系數(shù)I之前，不進(jìn)行任何運(yùn)算，在接收到系數(shù)I后，利用系數(shù)I與原有的數(shù)據(jù)進(jìn)行濾波計(jì)算，并將結(jié)果輸出到后級的濾波器2，同時(shí)向系數(shù)FPGA發(fā)出控制信號。步驟五，系數(shù)FPGA接收到控制信號后，將系統(tǒng)初始存入的系數(shù)2通過SERDES下發(fā)到均衡FPGA。步驟六，均衡FPGA接收到系數(shù)FPGA發(fā)送來的系數(shù)2后，結(jié)合濾波器I的結(jié)果進(jìn)行濾波器2的運(yùn)算，并將運(yùn)算結(jié)果輸出到后級的濾波器3，同時(shí)將相關(guān)數(shù)據(jù)通過SERDES發(fā)送到系數(shù)FPGA用以進(jìn)行系數(shù)3的計(jì)算。步驟七，系數(shù)FPGA接收到均衡FPGA發(fā)送來的樣值數(shù)據(jù)后，在內(nèi)部的邏輯功能模塊進(jìn)行計(jì)算并將算出的系數(shù)3進(jìn)行緩存。步驟八，系數(shù)FPGA將算出的系數(shù)3通過SERDES下發(fā)到均衡FPGA以完成濾波器3的計(jì)算。步驟九，均衡FPGA在接收到系數(shù)3后，利用系數(shù)3與原有的數(shù)據(jù)進(jìn)行濾波器3的計(jì)算，并將計(jì)算結(jié)果輸出到后級的功能模塊。在系統(tǒng)初始化時(shí)，可以將幾種系數(shù)先初始化在相應(yīng)的緩存內(nèi)，待相關(guān)運(yùn)算啟動(dòng)后，可以根據(jù)控制信號的指示進(jìn)行相應(yīng)系數(shù)的更新。如圖2所示，DSP接收來自前級樣值預(yù)處理子系統(tǒng)的樣值數(shù)據(jù)并進(jìn)行DSP算法的處理，均衡算法主要應(yīng)用于粗均衡與自適應(yīng)均衡中，經(jīng)均衡算法處理后的數(shù)據(jù)被發(fā)送到后繼的譯碼模塊進(jìn)行譯碼處理，具體的均衡算法處理原理如圖3所示。具體而言，正常工作模式下，均衡算法處理原理可以包括以下步驟:步驟一，均衡FPGA不間斷地接收前級的樣值預(yù)處理子系統(tǒng)傳送過來的樣值數(shù)據(jù)和系數(shù)FPGA傳送過來的新的系數(shù)，對樣值數(shù)據(jù)進(jìn)行均衡處理。步驟二，均衡FPGA在樣值數(shù)據(jù)去偏斜及分段組合(sdac)模塊中接收樣值數(shù)據(jù)時(shí)應(yīng)用包計(jì)數(shù)器進(jìn)行包計(jì)數(shù)，包計(jì)數(shù)器的周期為64。每當(dāng)包計(jì)數(shù)為I時(shí)，將4路偏振態(tài)的數(shù)據(jù)Xi/Xq/Yi/Yq的每路樣值數(shù)據(jù)的前16384點(diǎn)組合在一個(gè)數(shù)據(jù)包中并連同數(shù)據(jù)包的標(biāo)志位blk_id值通過一個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子，在粗均衡和2倍插值(itpl)處理完畢后還要將所述數(shù)據(jù)包發(fā)送給系數(shù)FPGA以計(jì)算自適應(yīng)均衡系數(shù)。步驟三，均衡FPGA接收系數(shù)FPGA發(fā)來的IQ因子和粗均衡系數(shù)并應(yīng)用粗均衡(cequ)模塊進(jìn)行IQ補(bǔ)償和粗均衡的運(yùn)算，將運(yùn)算結(jié)果輸出到下一級2倍插值模塊進(jìn)行2倍插值處理，并將2倍插值處理后的數(shù)據(jù)及其相應(yīng)的blk_id值按照Xi/Xq/Yi/Yq四路分別組合在四個(gè)數(shù)據(jù)包中，再通過4路SERDES發(fā)送至系數(shù)FPGA。步驟四，在系數(shù)FPGA中，通過一路SERDES接收均衡FPGA發(fā)來的由16384個(gè)點(diǎn)組合的數(shù)據(jù)包，以進(jìn)行IQ因子運(yùn)算。將得到的IQ因子和預(yù)先設(shè)定的粗均衡系數(shù)下發(fā)到均衡FPGA。步驟五，在系數(shù)FPGA中，通過4路SERDES接收到均衡FPGA發(fā)來的2倍插值處理后的數(shù)據(jù)，以計(jì)算自適應(yīng)均衡系數(shù)，如:(I)根據(jù)2倍插值處理后所得的數(shù)據(jù)和系數(shù)初始值計(jì)算得到均衡樣值；(2)計(jì)算出均衡樣值與標(biāo)準(zhǔn)衡模數(shù)據(jù)之間的誤差；(3)根據(jù)所述誤差以及均衡樣值，并利用舊的自適應(yīng)均衡系數(shù)算出新的自適應(yīng)均衡系數(shù)以實(shí)現(xiàn)系數(shù)更新；(4)在自適應(yīng)均衡系數(shù)更新的樣值中統(tǒng)計(jì)均方差，將輸入的前級樣值數(shù)據(jù)的最后5000個(gè)樣值分為10組，計(jì)算每組樣值的均方差以判斷是否收斂，如:當(dāng)連續(xù)的10組數(shù)據(jù)的均方差都小于0.2時(shí),認(rèn)為收斂。步驟六，將計(jì)算得到的自適應(yīng)均衡系數(shù)通過一路SERDES發(fā)給均衡FPGA，以更新自適應(yīng)均衡系數(shù)。步驟七，均衡FPGA接收到新的自適應(yīng)均衡系數(shù)的數(shù)據(jù)包后，先將這一數(shù)據(jù)包進(jìn)行暫存。當(dāng)均衡FPGA接收到的前級樣值數(shù)據(jù)的blk_id值等于所述數(shù)據(jù)包的blk_id值時(shí)進(jìn)行系數(shù)更新。
步驟八，均衡FPGA利用系數(shù)FPGA傳來的經(jīng)更新后的自適應(yīng)均衡系數(shù)進(jìn)行均衡計(jì)算并將計(jì)算結(jié)果輸出到下一級的算法模塊。當(dāng)系數(shù)FPGA中的均方差不收斂時(shí)，進(jìn)入系數(shù)搜索模式。系數(shù)搜索模式下，均衡算法處理原理可以包括以下步驟:步驟一，系數(shù)FPGA通過控制信號通知均衡FPGA進(jìn)入系數(shù)搜索模式，均衡FPGA進(jìn)入系數(shù)搜索模式，不再從樣值預(yù)處理子系統(tǒng)接收新的樣值數(shù)據(jù)。如果進(jìn)入系數(shù)搜索模式時(shí)，均衡FPGA正在接收前級數(shù)據(jù)，此時(shí)需要等待該數(shù)據(jù)接收完成，再發(fā)送樣值數(shù)據(jù)到系數(shù)FPGA以計(jì)算系數(shù)。步驟二，均衡FPGA將接收完的完整的數(shù)據(jù)包及其blk_id值通過I個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子。步驟三，系數(shù)FPGA接收到均衡FPGA發(fā)來的數(shù)據(jù)包后，進(jìn)行IQ因子的計(jì)算，并且將計(jì)算結(jié)果與待搜索的粗均衡系數(shù)一起下發(fā)到均衡FPGA，系數(shù)FPGA在接收到均衡FPGA發(fā)來的數(shù)據(jù)包之前，不下發(fā)粗均衡系數(shù)。步驟四，均衡FPGA在接收到系數(shù)FPGA下發(fā)的粗均衡系數(shù)之前不進(jìn)行粗均衡計(jì)算，直到接收到粗均衡系數(shù)才開始進(jìn)行計(jì)算，并將進(jìn)行2倍插值處理的結(jié)果通過4個(gè)SERDES發(fā)送到系數(shù)FPGA用以計(jì)算自適應(yīng)均衡系數(shù)。步驟五，系數(shù)FPGA利用收到的進(jìn)行2倍插值處理后得到的數(shù)據(jù)進(jìn)行計(jì)算，判斷均方差是否收斂，如果收斂，則取出對應(yīng)的粗均衡系數(shù)并發(fā)送到均衡FPGA，退出系數(shù)搜索模式；如果不收斂，則進(jìn)行下一組數(shù)據(jù)搜索，直到收斂或者遍歷完需要搜索的粗均衡系數(shù)為止。步驟六，系數(shù)FPGA在搜索系數(shù)的過程中，將下發(fā)的數(shù)據(jù)包的控制域的值設(shè)置為禁止，均衡FPGA將接收的該數(shù)據(jù)包作為禁止指示，將用于自適應(yīng)均衡的系數(shù)進(jìn)行初始化，并且不再進(jìn)行自適應(yīng)均衡處理。直到下次接收到控制域的值設(shè)置為使能的數(shù)據(jù)包后，才重新進(jìn)行自適應(yīng)均衡處理。結(jié)合以上描述可見，本發(fā)明進(jìn)行濾波的操作思路可以表示如圖4所示的流程，該流程包括以下步驟:步驟410:將濾波操作中的均衡處理邏輯置于均衡FPGA中，將濾波操作中的系數(shù)處理邏輯置于系數(shù)FPGA中；步驟420:系數(shù)FPGA相對獨(dú)立地向均衡FPGA提供用于進(jìn)行均衡處理的相應(yīng)系數(shù)，均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波。需要說明的是，均衡FPGA是由一片或多片相同的FPGA組成的，其中各片F(xiàn)PGA的邏輯是一樣的，而系數(shù)FPGA只包含一片F(xiàn)PGA。在進(jìn)行均衡運(yùn)算時(shí)，多片均衡FPGA是同時(shí)并行運(yùn)算的，其中的每片均衡FPGA處理不同偏振態(tài)的數(shù)據(jù)，而當(dāng)多片均衡FPGA運(yùn)算到需要使用均衡系數(shù)的算法處時(shí)，就需要由系數(shù)FPGA向多片均衡FPGA同時(shí)發(fā)來已經(jīng)算好的系數(shù)，均衡FPGA在接到相應(yīng)系數(shù)后再繼續(xù)進(jìn)行運(yùn)算。由此可見，當(dāng)均衡FPGA在進(jìn)行與系數(shù)算法無關(guān)的運(yùn)算時(shí)，系數(shù)FPGA在運(yùn)算均衡FPGA需要使用的系數(shù)，因此均衡FPGA之間是并行的，均衡FPGA與系數(shù)FPGA之間的計(jì)算也是并行的。綜上所述可見，本發(fā)明在實(shí)現(xiàn)DSP均衡算法部分的數(shù)據(jù)處理時(shí)利用了 FPGA在高速數(shù)據(jù)處理上的優(yōu)勢以及多片F(xiàn)PGA協(xié)作的特性，使用多片F(xiàn)PGA以基于不同的邏輯程序協(xié)調(diào)處理均衡部分的大量高速數(shù)據(jù)。將均衡算法處理中占用資源相對較多的系數(shù)更新計(jì)算部分的邏輯提取出來，置于一片F(xiàn)PGA (系數(shù)FPGA)中單獨(dú)實(shí)現(xiàn)，而其它部分的處理邏輯則置于一片或多片F(xiàn)PGA (均衡FPGA)中實(shí)現(xiàn)(并行實(shí)現(xiàn))，這樣可以解決邏輯資源緊張的問題；另外，這樣實(shí)現(xiàn)的方案可以避免多片均衡FPGA之間的SERDES互聯(lián)，而由系數(shù)FPGA的SERDES統(tǒng)一與各均衡FPGA進(jìn)行互聯(lián)，從而解決了 FPGA中SERDES的數(shù)量不足的問題。采用本發(fā)明所述方法及裝置，能夠高效地實(shí)現(xiàn)100G和超100G光傳輸系統(tǒng)的DSP解調(diào)算法。由于采用了多片F(xiàn)PGA并行協(xié)作的處理方式，提高了均衡算法處理的能力，使數(shù)據(jù)處理的實(shí)時(shí)性增強(qiáng)，整體算法實(shí)現(xiàn)起來準(zhǔn)確高效。以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種濾波方法，其特征在于，將濾波操作中的均衡處理邏輯置于一片或多片均衡現(xiàn)場可編程門陣列FPGA中，將濾波操作中的系數(shù)處理邏輯置于系數(shù)FPGA中；該方法還包括:系數(shù)FPGA相對獨(dú)立地向各均衡FPGA提供用于進(jìn)行均衡處理的相應(yīng)系數(shù)，均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，針對多個(gè)均衡FPGA中的任一個(gè)均衡FPGA,該方法包括: 均衡FPGA通過串行器/解串器SERDES接收前級發(fā)送來的高速樣值數(shù)據(jù)，在內(nèi)部的功能模塊進(jìn)行樣值處理并通過SERDES發(fā)送處理后的數(shù)據(jù)到系數(shù)FPGA用以計(jì)算系數(shù)I，同時(shí)發(fā)送相關(guān)數(shù)據(jù)到均衡FPGA的后級模塊用來進(jìn)行濾波器I的計(jì)算； 系數(shù)FPGA通過SERDES接收均衡FPGA發(fā)來的樣值數(shù)據(jù)，在內(nèi)部的功能模塊計(jì)算系數(shù)I ;系數(shù)FPGA將算出的系數(shù)I通過SERDES下發(fā)到均衡FPGA以完成濾波器I的計(jì)算；均衡FPGA在接收到系數(shù)I后，利用系數(shù)I與原有的數(shù)據(jù)進(jìn)行濾波計(jì)算，并將結(jié)果輸出到后級的濾波器2，同 時(shí)向系數(shù)FPGA發(fā)出控制信號； 系數(shù)FPGA接收到控制信號后，將系統(tǒng)初始存入的系數(shù)2通過SERDES下發(fā)到均衡FPGA ；均衡FPGA接收到系數(shù)FPGA發(fā)送來的系數(shù)2后，結(jié)合濾波器I的結(jié)果進(jìn)行濾波器2的運(yùn)算，并將運(yùn)算結(jié)果輸出到后級的濾波器3，同時(shí)將相關(guān)數(shù)據(jù)通過SERDES發(fā)送到系數(shù)FPGA用以進(jìn)行系數(shù)3的計(jì)算； 系數(shù)FPGA接收到均衡FPGA發(fā)送來的樣值數(shù)據(jù)后，在內(nèi)部的邏輯功能模塊計(jì)算系數(shù)3 ；系數(shù)FPGA將算出的系數(shù)3通過SERDES下發(fā)到均衡FPGA以完成濾波器3的計(jì)算；均衡FPGA在接收到系數(shù)3后，利用系數(shù)3與原有的數(shù)據(jù)進(jìn)行濾波器3的計(jì)算，并將計(jì)算結(jié)果輸出到后級的功能模塊。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，在系統(tǒng)初始化時(shí)，將所述系數(shù)先初始化在相應(yīng)的緩存內(nèi)，待相關(guān)運(yùn)算啟動(dòng)后，根據(jù)控制信號的指示進(jìn)行相應(yīng)系數(shù)的更新。
4.根據(jù)權(quán)利要求1至3任一項(xiàng)所述的方法，其特征在于，所述均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波時(shí)的均衡算法處理過程包括: 均衡FPGA不間斷地接收前級的樣值預(yù)處理子系統(tǒng)傳送過來的樣值數(shù)據(jù)和系數(shù)FPGA傳送過來的新的系數(shù)，對樣值數(shù)據(jù)進(jìn)行均衡處理； 均衡FPGA在樣值數(shù)據(jù)去偏斜及分段組合sdac模塊中接收樣值數(shù)據(jù)時(shí)應(yīng)用包計(jì)數(shù)器進(jìn)行包計(jì)數(shù)；每當(dāng)包計(jì)數(shù)為I時(shí)，將4路偏振態(tài)的數(shù)據(jù)Xi/Xq/Yi/Yq的每路樣值數(shù)據(jù)的前16384點(diǎn)組合在一個(gè)數(shù)據(jù)包中并連同數(shù)據(jù)包的標(biāo)志位blk_id值通過一個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子，在粗均衡和2倍插值處理完畢后還要將所述數(shù)據(jù)包發(fā)送給系數(shù)FPGA以計(jì)算自適應(yīng)均衡系數(shù)； 均衡FPGA接收系數(shù)FPGA發(fā)來的IQ因子和粗均衡系數(shù)并應(yīng)用粗均衡cequ模塊進(jìn)行IQ補(bǔ)償和粗均衡的運(yùn)算，將運(yùn)算結(jié)果輸出到下一級2倍插值itpl模塊進(jìn)行2倍插值處理，并將2倍插值處理后的數(shù)據(jù)及其相應(yīng)的blk_id值按照Xi/Xq/Yi/Yq四路分別組合在四個(gè)數(shù)據(jù)包中，再通過4路SERDES發(fā)送至系數(shù)FPGA ； 在系數(shù)FPGA中，通過一路SERDES接收均衡FPGA發(fā)來的由16384個(gè)點(diǎn)組合的數(shù)據(jù)包，以進(jìn)行IQ因子運(yùn)算；將運(yùn)算得到的IQ因子和預(yù)先設(shè)定的粗均衡系數(shù)下發(fā)到均衡FPGA ；在系數(shù)FPGA中，通過4路SERDES接收到均衡FPGA發(fā)來的2倍插值處理后的數(shù)據(jù)，以計(jì)算自適應(yīng)均衡系數(shù)，將計(jì)算得到的自適應(yīng)均衡系數(shù)通過一路SERDES發(fā)給均衡FPGA，以更新自適應(yīng)均衡系數(shù)； 均衡FPGA接收到新的自適應(yīng)均衡系數(shù)的數(shù)據(jù)包后，先將這一數(shù)據(jù)包進(jìn)行暫存，當(dāng)均衡FPGA接收到的前級樣值數(shù)據(jù)的blk_id值等于所述數(shù)據(jù)包的blk_id值時(shí)進(jìn)行系數(shù)更新；均衡FPGA利用系數(shù)FPGA傳來的經(jīng)更新后的自適應(yīng)均衡系數(shù)進(jìn)行均衡計(jì)算并將計(jì)算結(jié)果輸出到下一級的算法模塊。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于， 當(dāng)系數(shù)FPGA中的均方差不收斂時(shí)，進(jìn)入系數(shù)搜索模式；所述系數(shù)搜索模式下的均衡算法處理過程包括: 系數(shù)FPGA通過控制信號通知均衡FPGA進(jìn)入系數(shù)搜索模式，均衡FPGA進(jìn)入系數(shù)搜索模式，不再從樣值預(yù)處理子系統(tǒng)接收新的樣值數(shù)據(jù)； 均衡FPGA將接收完的完整的數(shù)據(jù)包及其blk_id值通過I個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子； 系數(shù)FPGA接收到均衡FPGA發(fā)來的數(shù)據(jù)包后，進(jìn)行IQ因子的計(jì)算，并將計(jì)算結(jié)果與待搜索的粗均衡系數(shù)一起下發(fā)到均衡FPGA ； 均衡FPGA在接收到粗均衡系數(shù)時(shí)進(jìn)行粗均衡計(jì)算，并將進(jìn)行2倍插值處理的結(jié)果通過4個(gè)SERDES發(fā)送到系數(shù)FPGA用以計(jì)算自適應(yīng)均衡系數(shù)； 系數(shù)FPGA利用收到的2倍插值處理后的數(shù)據(jù)進(jìn)行計(jì)算，判斷均方差是否收斂，如果收斂，則取出對應(yīng)的粗均衡系數(shù)并發(fā)送到均衡FPGA，退出系數(shù)搜索模式；如果不收斂，則進(jìn)行下一組數(shù)據(jù)搜索，直到收斂或者遍歷完需要搜索的粗均衡系數(shù)為止。
6.一種濾波裝置，其特征 在于，該裝置包括系數(shù)FPGA，以及一片或多片均衡FPGA ;濾波操作中的均衡處理邏輯被置于所述均衡FPGA中，濾波操作中的系數(shù)處理邏輯被置于所述系數(shù)FPGA中；其中， 所述系數(shù)FPGA，用于相對獨(dú)立地向各均衡FPGA提供用于進(jìn)行均衡處理的相應(yīng)系數(shù)； 所述均衡FPGA，用于根據(jù)收到的系數(shù)進(jìn)行濾波。
7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，針對多個(gè)均衡FPGA中的任一個(gè)均衡FPGA， 該均衡FPGA通過SERDES接收前級發(fā)送來的高速樣值數(shù)據(jù)，在內(nèi)部的功能模塊進(jìn)行樣值處理并通過SERDES發(fā)送處理后的數(shù)據(jù)到系數(shù)FPGA用以計(jì)算系數(shù)1，同時(shí)發(fā)送相關(guān)數(shù)據(jù)到均衡FPGA的后級模塊用來進(jìn)行濾波器I的計(jì)算； 系數(shù)FPGA通過SERDES接收均衡FPGA發(fā)來的樣值數(shù)據(jù)，在內(nèi)部的功能模塊計(jì)算系數(shù)I ;系數(shù)FPGA將算出的系數(shù)I通過SERDES下發(fā)到均衡FPGA以完成濾波器I的計(jì)算；均衡FPGA在接收到系數(shù)I后，利用系數(shù)I與原有的數(shù)據(jù)進(jìn)行濾波計(jì)算，并將結(jié)果輸出至IJ后級的濾波器2，同時(shí)向系數(shù)FPGA發(fā)出控制信號； 系數(shù)FPGA接收到控制信號后，將系統(tǒng)初始存入的系數(shù)2通過SERDES下發(fā)到均衡FPGA ；均衡FPGA接收到系數(shù)FPGA發(fā)送來的系數(shù)2后，結(jié)合濾波器I的結(jié)果進(jìn)行濾波器2的運(yùn)算，并將運(yùn)算結(jié)果輸出到后級的濾波器3，同時(shí)將相關(guān)數(shù)據(jù)通過SERDES發(fā)送到系數(shù)FPGA用以進(jìn)行系數(shù)3的計(jì)算； 系數(shù)FPGA接收到均衡FPGA發(fā)送來的樣值數(shù)據(jù)后，在內(nèi)部的邏輯功能模塊計(jì)算系數(shù)3 ；系數(shù)FPGA將算出的系數(shù)3通過SERDES下發(fā)到均衡FPGA以完成濾波器3的計(jì)算；均衡FPGA在接收到系數(shù)3后，利用系數(shù)3與原有的數(shù)據(jù)進(jìn)行濾波器3的計(jì)算，并將計(jì)算結(jié)果輸出到后級的功能模塊。
8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，在系統(tǒng)初始化時(shí)，所述系數(shù)初始化在相應(yīng)的緩存內(nèi)，待相關(guān)運(yùn)算啟動(dòng)后，系數(shù)FPGA根據(jù)控制信號的指示進(jìn)行相應(yīng)系數(shù)的更新。
9.根據(jù)權(quán)利要求6至8任一項(xiàng)所述的裝置，其特征在于，所述均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波時(shí)， 均衡FPGA不間斷地 接收前級的樣值預(yù)處理子系統(tǒng)傳送過來的樣值數(shù)據(jù)和系數(shù)FPGA傳送過來的新的系數(shù)，對樣值數(shù)據(jù)進(jìn)行均衡處理； 均衡FPGA在樣值數(shù)據(jù)sdac模塊中接收樣值數(shù)據(jù)時(shí)應(yīng)用包計(jì)數(shù)器進(jìn)行包計(jì)數(shù)；每當(dāng)包計(jì)數(shù)為I時(shí)，將4路偏振態(tài)的數(shù)據(jù)Xi/Xq/Yi/Yq的每路樣值數(shù)據(jù)的前16384點(diǎn)組合在一個(gè)數(shù)據(jù)包中并連同數(shù)據(jù)包的標(biāo)志位blk_id值通過一個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子，在粗均衡和2倍插值處理完畢后還要將所述數(shù)據(jù)包發(fā)送給系數(shù)FPGA以計(jì)算自適應(yīng)均衡系數(shù)； 均衡FPGA接收系數(shù)FPGA發(fā)來的IQ因子和粗均衡系數(shù)并應(yīng)用粗均衡cequ模塊進(jìn)行IQ補(bǔ)償和粗均衡的運(yùn)算，將運(yùn)算結(jié)果輸出到下一級2倍插值模塊進(jìn)行2倍插值處理，并將2倍插值處理后的數(shù)據(jù)及其相應(yīng)的blk_id值按照Xi/Xq/Yi/Yq四路分別組合在四個(gè)數(shù)據(jù)包中，再通過4路SERDES發(fā)送至系數(shù)FPGA ； 在系數(shù)FPGA中，通過一路SERDES接收均衡FPGA發(fā)來的由16384個(gè)點(diǎn)組合的數(shù)據(jù)包，以進(jìn)行IQ因子運(yùn)算；將運(yùn)算得到的IQ因子和預(yù)先設(shè)定的粗均衡系數(shù)下發(fā)到均衡FPGA ；在系數(shù)FPGA中，通過4路SERDES接收到均衡FPGA發(fā)來的2倍插值處理后的數(shù)據(jù)，以計(jì)算自適應(yīng)均衡系數(shù)，將計(jì)算得到的自適應(yīng)均衡系數(shù)通過一路SERDES發(fā)給均衡FPGA，以更新自適應(yīng)均衡系數(shù)； 均衡FPGA接收到新的自適應(yīng)均衡系數(shù)的數(shù)據(jù)包后，先將這一數(shù)據(jù)包進(jìn)行暫存，當(dāng)均衡FPGA接收到的前級樣值數(shù)據(jù)的blk_id值等于所述數(shù)據(jù)包的blk_id值時(shí)進(jìn)行系數(shù)更新；均衡FPGA利用系數(shù)FPGA傳來的經(jīng)更新后的自適應(yīng)均衡系數(shù)進(jìn)行均衡計(jì)算并將計(jì)算結(jié)果輸出到下一級的算法模塊。
10.根據(jù)權(quán)利要求6所述的裝置，其特征在于，當(dāng)系數(shù)FPGA中的均方差不收斂時(shí)，進(jìn)入系數(shù)搜索模式； 系數(shù)FPGA通過控制信號通知均衡FPGA進(jìn)入系數(shù)搜索模式，均衡FPGA進(jìn)入系數(shù)搜索模式，不再從樣值預(yù)處理子系統(tǒng)接收新的樣值數(shù)據(jù)； 均衡FPGA將接收完的完整的數(shù)據(jù)包及其blk_id值通過I個(gè)SERDES發(fā)送至系數(shù)FPGA用以計(jì)算新的IQ因子； 系數(shù)FPGA接收到均衡FPGA發(fā)來的數(shù)據(jù)包后，進(jìn)行IQ因子的計(jì)算，并將計(jì)算結(jié)果與待搜索的粗均衡系數(shù)一起下發(fā)到均衡FPGA ； 均衡FPGA在接收到粗均衡系數(shù)時(shí)進(jìn)行粗均衡計(jì)算，并將進(jìn)行2倍插值處理的結(jié)果通過4個(gè)SERDES發(fā)送到系數(shù)FPGA用以計(jì)算自適應(yīng)均衡系數(shù)； 系數(shù)FPGA利用收到的2倍插值處理后的數(shù)據(jù)進(jìn)行計(jì)算，判斷均方差是否收斂，如果收斂，則取出對應(yīng)的粗均衡系數(shù)并發(fā)送到均衡FPGA，退出系數(shù)搜索模式；如果不收斂，則進(jìn)行下一組數(shù)據(jù)搜索，直 到收斂或者遍歷完需要搜索的粗均衡系數(shù)為止。
全文摘要
本發(fā)明公開了一種濾波方法和裝置，將濾波操作中的均衡處理邏輯置于一片或多片均衡FPGA中，將濾波操作中的系數(shù)處理邏輯置于系數(shù)FPGA中；系數(shù)FPGA相對獨(dú)立地向各均衡FPGA提供用于進(jìn)行均衡處理的相應(yīng)系數(shù)，均衡FPGA根據(jù)收到的系數(shù)進(jìn)行濾波。本發(fā)明在實(shí)現(xiàn)DSP均衡算法部分的數(shù)據(jù)處理時(shí)利用了FPGA在高速數(shù)據(jù)處理上的優(yōu)勢以及多片F(xiàn)PGA協(xié)作的特性，使用多片F(xiàn)PGA以基于不同的邏輯程序協(xié)調(diào)處理均衡部分的大量高速數(shù)據(jù)。這樣可以解決邏輯資源緊張的問題，還可以由系數(shù)FPGA的SERDES統(tǒng)一與各均衡FPGA進(jìn)行互聯(lián)，從而解決了FPGA中SERDES的數(shù)量不足的問題，最終提高了均衡算法處理的能力。
文檔編號H03H17/02GK103095252SQ201210584069
公開日2013年5月8日 申請日期2012年12月28日 優(yōu)先權(quán)日2012年12月28日
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