專利名稱：一種基于憶阻器的非揮發(fā)d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字電路技術(shù)領(lǐng)域，更具體地，涉及一種基于憶阻器的非揮發(fā)D觸發(fā)器。
背景技術(shù)：
觸發(fā)器是一種應(yīng)用在數(shù)字電路上且具有記憶功能的時序邏輯組件，可記錄二進(jìn)位制數(shù)字信號“0”和“1”，因此是構(gòu)成時序邏輯電路以及各種復(fù)雜數(shù)字系統(tǒng)的基本邏輯單元。在各種類別的觸發(fā)器中，又以D觸發(fā)器應(yīng)用最為廣泛，其工作原理是當(dāng)邊沿觸發(fā)的主從觸發(fā)器工作時，在時鐘信號邊沿前加入輸入信號，這樣可大大縮短輸入端受干擾的時間，降低干擾的可能性。在現(xiàn)有技術(shù)中，由D觸發(fā)器構(gòu)成的時序電路通常僅能在穩(wěn)定的電源供應(yīng)下完成各種邏輯功能，而不具備斷電保持的能力。如果在一些需要斷電或者休眠時保持其中間工作狀態(tài)的場合，則需要外加電路及存儲單元來實現(xiàn)非揮發(fā)性。針對此問題，US2012/0014169A中公開了一種非揮發(fā)性存儲鎖存器，其中通過引入憶阻器存儲陣列，以便利用憶阻器自身的特性來實現(xiàn)非揮發(fā)的能力。然而，該方案中僅將憶阻器作為外部存儲設(shè)備加以使用，這樣在實踐中仍然存在以下的缺陷或不足第一，狀態(tài)保持及處理的時間會大大增加;第二，需要復(fù)雜的時序控制電路，而且提高了硬件成本；第三，只是將憶阻器作為一個外部存儲設(shè)備，并沒有充分發(fā)揮其存儲與處理結(jié)合的能力。有鑒于此，相關(guān)領(lǐng)域中亟需尋找新的解決方式，以便能夠更好地利用憶阻器的特性并對D觸發(fā)器的電路結(jié)構(gòu)設(shè)計做出進(jìn)一步改進(jìn)。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)的以上缺陷或技術(shù)需求，本發(fā)明的目的在于提供一種基于憶阻器的非揮發(fā)性D觸發(fā)器，其中通過將憶阻器作為觸發(fā)器的組成部分并設(shè)計相應(yīng)電路結(jié)構(gòu)，這樣既可利用憶阻器的阻變特性來實現(xiàn)觸發(fā)功能，又能有效實現(xiàn)非揮發(fā)的存儲性能，并尤其適用于一些對供電不穩(wěn)定條件下狀態(tài)保持要求更高的場合。按照本發(fā)明，提供了一種基于憶阻器的非揮發(fā)D觸發(fā)器，其特征在于，該D觸發(fā)器采用主從鎖存器結(jié)構(gòu)，其中各個鎖存器的電路中包括由兩個憶阻器反相串聯(lián)而成的憶阻器模塊，并通過該憶阻器模塊來執(zhí)行非揮發(fā)的鎖存功能，進(jìn)而通過該非揮發(fā)鎖存器實現(xiàn)非揮發(fā)D觸發(fā)器。通過以上構(gòu)思，初始狀態(tài)時，兩個反相串聯(lián)的憶阻器分別處于高阻和低阻狀態(tài)，當(dāng)施加正向電壓時，由于電阻分壓，大部分電壓將落在高阻態(tài)的第一憶阻器上，另外小部分電壓落在低阻態(tài)的第二憶阻器上；隨著電壓增大，當(dāng)其超過第一憶阻器的閾值時，該憶阻器變?yōu)榈妥钁B(tài)，此時兩個憶阻器均呈現(xiàn)低阻狀態(tài)，而加在第二憶阻器上的電壓持續(xù)增大；隨著正向電壓繼續(xù)增加并超過第二憶阻器的閾值時，該第二憶阻器將變?yōu)楦咦钁B(tài)，此時大部分電壓將落在第二憶阻器上，另外小部分電壓落在低阻態(tài)的第一憶阻器上。施加反向電壓的過程與此相類似?；谝陨咸匦裕景l(fā)明中可以通過控制憶阻器模塊兩端的電壓范圍來控制各個憶阻器的不同狀態(tài)，相應(yīng)地，在實現(xiàn)傳統(tǒng)D觸發(fā)器功能的同時，還能具備非揮發(fā)性的特點，因而適用于一些電源不穩(wěn)定的應(yīng)用領(lǐng)域，并保證運算的持續(xù)進(jìn)行。作為進(jìn)一步優(yōu)選地，各個鎖存器除了所述憶阻器單元之外，還包括第一 PMOS管、第二 PMOS管、第三PMOS管、電阻，以及由第四PMOS管和NMOS管共同構(gòu)成的反相器，其中所述第一 PMOS管的柵極作為時鐘信號輸入端，其漏極接負(fù)電源，其源極與所述電阻的第一端相連；所述第二 PMOS管的柵極和所述電阻的第二端共同作為鎖存器的信號輸入端，其漏極與所述電阻的第一端相連，其源極與所述第三PMOS管的漏極相連；所述第三PMOS管的柵極作為時鐘信號輸入端，其漏極與所述第二 PMOS管的源極相連，其源極接正電源；所述憶阻器模塊的第一端與所述電阻的第一端相連，其第二端接地；所述反相器的輸入端為構(gòu)成所述鎖存器的兩個反相串聯(lián)憶阻器的中間點，其輸出端作為鎖存器的信號輸出端。作為進(jìn)一步優(yōu)選地，所述反相器可替換為比較器。作為進(jìn)一步優(yōu)選地，所述憶阻器為基于氧化鉭(TaOx)材料的憶阻器。總體而言，按照本發(fā)明的非揮發(fā)D觸發(fā)器與現(xiàn)有技術(shù)相比，主要具備以下的技術(shù)優(yōu)點1、通過采用反相串聯(lián)的兩個憶阻器來構(gòu)建鎖存器從而實現(xiàn)D觸發(fā)器，能夠充分利用憶阻器所具備的阻態(tài)差異和非揮發(fā)特性來實現(xiàn)觸發(fā)功能和鎖存功能，所構(gòu)建的D觸發(fā)器不僅具備傳統(tǒng)觸發(fā)器的功能，且具備非揮發(fā)性的特點，尤其適用于一些供電電源不穩(wěn)定的應(yīng)用領(lǐng)域，實現(xiàn)運算的持續(xù)進(jìn)行。其與現(xiàn)有技術(shù)中引入外部存儲設(shè)備的非揮發(fā)性解決方案相比，有著本質(zhì)的不同，并為非揮發(fā)性數(shù)字電路提供了新的發(fā)展方向；2、按照本發(fā)明的觸發(fā)器電路具有較小的實現(xiàn)面積，與現(xiàn)有的CMOS工藝和邏輯體系相兼容，結(jié)構(gòu)簡單，便于制備。


圖1a是當(dāng)采用單個憶阻器時所表現(xiàn)出的電流-電壓曲線圖；圖1b是當(dāng)采用兩個反相串聯(lián)的憶阻器時所表現(xiàn)出的電流-電壓曲線圖；圖2是按照本發(fā)明的基于憶阻器的非揮發(fā)鎖存器的電路結(jié)構(gòu)示意圖；圖3是圖2中非揮發(fā)鎖存器的仿真波形圖；圖4是按照本發(fā)明的基于憶阻器的非揮發(fā)D觸發(fā)器的電路結(jié)構(gòu)示意圖；圖5是圖4中所示非揮發(fā)D觸發(fā)器的仿真波形圖。
具體實施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。圖1a是當(dāng)采用單個憶阻器時所表現(xiàn)出的電流-電壓特性曲線圖。從圖1a中可以看出，當(dāng)正向電壓值大于一定閾值Vth時，憶阻器會變?yōu)榈妥钁B(tài)；而當(dāng)負(fù)向電壓大于一定閾值Vth,時，憶阻器會變?yōu)楦咦钁B(tài)。圖1b顯示了當(dāng)采用兩個反相串聯(lián)的憶阻器時所表現(xiàn)出的電流-電壓曲線圖。如圖1b中所示，對于反相串聯(lián)的第一憶阻器RMl和第二憶阻器RM2而言，其初始狀態(tài)譬如分別為高阻態(tài)和低阻態(tài)，當(dāng)施加正向電壓時，由于電阻分壓，大部分電壓將落在RMl上；隨著電壓增大，當(dāng)超過RMl的閾值Vthl時，RMl變?yōu)榈妥?，此時RMl和RM2均為低阻，與此同時由于電阻分壓，此時加在RM2兩端的電壓變大；隨著正向電壓的繼續(xù)加大，當(dāng)加大到超過RM2的閾值Vth2時，RM2變?yōu)楦咦?，也即此時兩個憶阻器電阻相互調(diào)換變?yōu)榈妥钁B(tài)和高阻態(tài)。加反向電壓時情形類似。正是基于憶阻器的以上特性分析，本發(fā)明中期望通過對由兩個反相串聯(lián)的憶阻器所共同構(gòu)成的憶阻器單元兩端的電壓范圍加以控制，由此達(dá)到控制各個憶阻器狀態(tài)的目的。例如，當(dāng)兩端電壓大于Vth2時，第一和第二憶阻器的狀態(tài)將分別變?yōu)榈妥钁B(tài)和高阻態(tài)，兩端電壓小于Vth4時，第一和第二憶阻器的狀態(tài)則分別變?yōu)楦咦钁B(tài)和低阻態(tài)；而當(dāng)兩端電壓在Vth3和Vthl兩者之間，則憶阻器狀態(tài)不發(fā)生改變。相應(yīng)地，可以利用體現(xiàn)以上特性的憶阻器單元來構(gòu)建鎖存器和D觸發(fā)器，由此在執(zhí)行觸發(fā)功能的同時，還能實現(xiàn)非揮發(fā)的鎖存功能。按照本發(fā)明的D觸發(fā)器采用主從鎖存器結(jié)構(gòu)，并通過可實現(xiàn)非揮發(fā)性的鎖存器來構(gòu)建非揮發(fā)的D觸發(fā)器電路，更具體而言，在各個鎖存器中，其核心部分是由兩個憶阻器反相串聯(lián)而成，通過憶阻器的非揮發(fā)阻變特性來實現(xiàn)非揮發(fā)的鎖存功能；此外，通過兩個非揮發(fā)的鎖存器組合來實現(xiàn)非揮發(fā)觸發(fā)功能。圖2是按照本發(fā)明的基于憶阻器的非揮發(fā)鎖存器的電路結(jié)構(gòu)示意圖。如圖2中所示，該鎖存器包括第一 PMOS管(Ml)、第二 PMOS管(M2)和第三PMOS管(M3)，電阻(R)、由第四PMOS管(M4)和NMOS管(M5)共同構(gòu)成的反相器，以及兩個反相串聯(lián)的憶阻器。其中，上述Ml和M3的柵極作為時鐘信號(CLK)的輸入端，Ml漏極接負(fù)電源，源級和M2的漏極接電阻R的第一端，電阻R的第一端又連接第一憶阻器的第一端，第二憶阻器的第二端接地。電阻R的第二端和M2的柵極接作為輸入信號輸入端，M3的源級接正電源，漏極接M2的源級。反向器的輸出端作為該鎖存器的輸出端，反相器的輸入端為兩憶阻器單元的連接點。下面將參照圖3所示的仿真波形圖來具體解釋按照本發(fā)明的鎖存器的工作原理及非揮發(fā)特性。當(dāng)CLK為高電平時，M1-M3均截止，則數(shù)據(jù)輸入端通過電阻與憶阻器模塊直接相連，由于輸入電壓超過了閾值，故輸入信號保存在憶阻器中。當(dāng)輸入為高電平時(正電壓，其值大于Vth2)，兩個憶阻器的狀態(tài)分別變?yōu)榈妥钁B(tài)和高阻態(tài)，反向器輸入端為高電平；當(dāng)輸入低電平時(負(fù)電壓，其值大于vth4)，兩個憶阻器的狀態(tài)分別變?yōu)楦咦钁B(tài)和低阻態(tài)，反向器輸入端為一個接近于零電平的負(fù)電壓。反相器完全可以將這兩個狀態(tài)區(qū)分出來，此時即為數(shù)據(jù)輸出端能夠跟蹤數(shù)據(jù)輸入端的“跟蹤”模式。而當(dāng)CLK為低電平時，輸入端與輸出端之間斷開聯(lián)系，并保持最后高電平時刻的輸出值，也即表現(xiàn)為“保持”模式。此時Ml、M3導(dǎo)通，通過將憶阻器單元輸入端的電壓控制為一個介于Vth3和Vthl之間的較小電壓Vx，可以不改變憶阻器單元的狀態(tài)。由于憶阻器單元有兩種可能的狀態(tài)，即高阻態(tài)/低阻態(tài)和低阻態(tài)/高阻態(tài)，由于電阻分壓，則在其中間點會對應(yīng)出現(xiàn)兩種電壓，分別為和此時通過一個反相器(其轉(zhuǎn)換電壓是
兩者寬長比的函數(shù)
權(quán)利要求
1.一種基于憶阻器的非揮發(fā)D觸發(fā)器，其特征在于，該D觸發(fā)器采用主從鎖存器結(jié)構(gòu)， 其中各個鎖存器的電路中包括由兩個憶阻器反相串聯(lián)而成的憶阻器模塊，并通過該憶阻器模塊來實現(xiàn)非揮發(fā)的鎖存功能，進(jìn)而通過該非揮發(fā)鎖存器實現(xiàn)非揮發(fā)D觸發(fā)器。
2.如權(quán)利要求1所述的非揮發(fā)D觸發(fā)器，其特征在于，各個鎖存器除了所述憶阻器模塊之外，還包括第一 PMOS管、第二 PMOS管、第三PMOS管、電阻，以及由第四PMOS管和NMOS 管共同構(gòu)成的反相器，其中所述第一 PMOS管的柵極作為時鐘信號輸入端，其漏極接負(fù)電源，其源極與所述電阻的第一端相連；所述第二 PMOS管的柵極和所述電阻的第二端共同作為鎖存器的信號輸入端，其漏極與所述電阻的第一端相連，其源極與所述第三PMOS管的漏極相連；所述第三PMOS管的柵極作為時鐘信號輸入端，其漏極與所述第二 PMOS管的源極相連， 其源極接正電源；所述憶阻器模塊的第一端與所述電阻的第一端相連，其第二端接地；所述反相器的輸入端為構(gòu)成所述憶阻器模塊的兩個反相串聯(lián)憶阻器的中間點，其輸出端作為鎖存器的信號輸出端。
3.如權(quán)利要求1或2所述的非揮發(fā)D觸發(fā)器，其特征在于，所述反相器譬如可替換為比較器。
4.如權(quán)利要求1-3任意一項所述的非揮發(fā)D觸發(fā)器，其特征在于，所述憶阻器為基于氧化鉭(TaOx)材料的憶阻器。
全文摘要
本發(fā)明公開了一種基于憶阻器的非揮發(fā)D觸發(fā)器，該D觸發(fā)器采用主從鎖存器結(jié)構(gòu)，其中各個鎖存器的電路中包括由兩個憶阻器反相串聯(lián)而成的憶阻器模塊，并通過該憶阻器模塊來執(zhí)行非揮發(fā)鎖存和觸發(fā)功能。本發(fā)明還公開了鎖存器的具體電路結(jié)構(gòu)。通過本發(fā)明，能夠充分利用憶阻器所具備的阻態(tài)差異和非揮發(fā)特性來實現(xiàn)非揮發(fā)的鎖存和觸發(fā)功能，所構(gòu)建的D觸發(fā)器不僅具備傳統(tǒng)觸發(fā)器的功能，且具備非揮發(fā)性的特點，適用于電源不穩(wěn)定的應(yīng)用領(lǐng)域，實現(xiàn)運算的持續(xù)進(jìn)行。
文檔編號H03K3/01GK103051307SQ20121057449
公開日2013年4月17日 申請日期2012年12月26日 優(yōu)先權(quán)日2012年12月26日
發(fā)明者孫華軍, 徐小華, 邵海濱, 繆向水, 梅健, 盛安宇, 蔡湧達(dá), 鐘應(yīng)鵬 申請人:華中科技大學(xué)