專利名稱：一種芯片管腳復(fù)用電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，具體涉及一種芯片管腳復(fù)用電路。
背景技術(shù)：
隨著集成電路(即芯片)的功能越來越多且越來越復(fù)雜，芯片的管腳數(shù)量也需要相應(yīng)的增加，而芯片管腳的數(shù)量直接影響到芯片的封裝成本。因此，將一個芯片管腳進(jìn)行功能復(fù)用，成為了電路設(shè)計(jì)的首要任務(wù)。例如，授權(quán)公告號為CN1324706C的發(fā)明專利，其公開了一種多功能管腳電路，但是其電路設(shè)計(jì)復(fù)雜，起不到降低成本的作用。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種芯片管腳復(fù)用電路，其能解決現(xiàn)有的芯片管腳復(fù)用電路不能降低電路設(shè)計(jì)成本的問題。為了達(dá)到上述目的，本發(fā)明所采用的技術(shù)方案如下一種芯片管腳復(fù)用電路，其包括一芯片的某一管腳；一比較基準(zhǔn)電壓產(chǎn)生電路，其包括一直流電源Vdd以及一與直流電源Vdd并聯(lián)連接的串聯(lián)支路，所述串聯(lián)支路由多個阻值相等的電阻R串聯(lián)構(gòu)成；一上拉電阻，其一端與直流電源Vdd連接，另一端與管腳連接；一第一電壓比較器，其第一輸入端連接在所述串聯(lián)支路的兩電阻R之間以獲取第一基準(zhǔn)電壓，其第二輸入端與管腳連接，其用于將第一基準(zhǔn)電壓與管腳的輸入電壓進(jìn)行比對后，輸出第一電平信號至所述芯片的內(nèi)部電路；一第二電壓比較器，其第一輸入端連接在所述串聯(lián)支路的另外兩電阻R之間以獲取第二基準(zhǔn)電壓，其第二輸入端與管腳連接，其用于將第二基準(zhǔn)電壓與管腳的輸入電壓進(jìn)行比對后，輸出第二電平信號至所述芯片的內(nèi)部電路；一片外配置電路，用于在接收到邏輯電平后，改變所述管腳的輸入電壓。優(yōu)選的，第一基準(zhǔn)電壓大于第二基準(zhǔn)電壓。進(jìn)一步優(yōu)選的，所述串聯(lián)支路由六個阻值相等的電阻R串聯(lián)構(gòu)成，第一基準(zhǔn)電壓為直流電源Vdd的六分之五，第二基準(zhǔn)電壓為直流電源Vdd的二分之一。其中一種片外配置電路的結(jié)構(gòu)所述片外配置電路包括第一電平輸入電路和第二電平輸入電路，所述第一電平輸入電路包括一電阻Rl，電阻Rl的一端為第一邏輯電平接收端，另一端與管腳連接；所述第二電平輸入電路包括一電阻R2，電阻R2的一端為第二邏輯電平接收端，另一端與管腳連接；其中，電阻Rl的阻值小于上拉電阻的阻值的二分之一，電阻R2的阻值為電阻Rl的阻值的兩倍。其中一種片外配置電路的結(jié)構(gòu)所述片外配置電路包括一電平輸入電路，所述電平輸入電路包括一電阻R1，電阻Rl的一端為邏輯電平接收端，另一端與管腳連接；其中，電阻Rl的阻值小于上拉電阻的阻值。
其中一種片外配置電路的結(jié)構(gòu)所述片外配置電路包括一電平輸入電路，所述電平輸入電路包括一電阻R2，電阻R2的一端為邏輯電平接收端，另一端與管腳連接；其中，電阻R2的阻值大于上拉電阻的阻值且小于上拉電阻的阻值的五倍。優(yōu)選的，第一電壓比較器的第一輸入端為反相端，第一電壓比較器的第二輸入端為同相端；第二電壓比較器的第一輸入端為反相端，第二電壓比較器的第二輸入端為同相端。優(yōu)選的，不額外增加電源部件，直流電源Vdd為第一電壓比較器、第二電壓比較器提供工作電壓。本發(fā)明具有如下有益效果電路設(shè)計(jì)簡單，僅采用多個電阻與兩個電壓比較器，就能實(shí)現(xiàn)只使用一個芯片管腳就能實(shí)現(xiàn)芯片原來兩個管腳的功能的目的，而且，采用電阻分壓的方法產(chǎn)生比較基準(zhǔn)電壓，使芯片管腳復(fù)用電路能夠在較大輸入電壓范圍內(nèi)、各種工藝角和較寬溫度范圍內(nèi)正常工作，并只消耗很小的電流。


圖1與圖2的結(jié)合為本發(fā)明實(shí)施例一的芯片管腳復(fù)用電路的結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例一的片外配置電路的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例一的第一狀態(tài)的片外配置電路、管腳、上拉電阻三者連接的等效電路；圖4為本發(fā)明實(shí)施例一的第二狀態(tài)的片外配置電路、管腳、上拉電阻三者連接的等效電路；圖5為本發(fā)明實(shí)施例一的第三狀態(tài)的片外配置電路、管腳、上拉電阻三者連接的等效電路；圖6與圖2的結(jié)合為本發(fā)明實(shí)施例二的芯片管腳復(fù)用電路的結(jié)構(gòu)示意圖；圖7為本發(fā)明實(shí)施例二的第一狀態(tài)的片外配置電路、管腳、上拉電阻三者連接的等效電路；圖8與圖2的結(jié)合為本發(fā)明實(shí)施例三的芯片管腳復(fù)用電路的結(jié)構(gòu)示意圖；圖9為本發(fā)明實(shí)施例三的第一狀態(tài)的片外配置電路、管腳、上拉電阻三者連接的等效電路。
具體實(shí)施例方式下面，結(jié)合附圖以及具體實(shí)施方式
，對本發(fā)明做進(jìn)一步描述。實(shí)施例一如圖1和圖2所示，一種芯片管腳復(fù)用電路，其包括一芯片的某一管腳PWR_AB ；一比較基準(zhǔn)電壓產(chǎn)生電路，其包括一直流電源Vdd以及一與直流電源Vdd并聯(lián)連接的串聯(lián)支路，所述串聯(lián)支路由六個阻值相等的電阻R串聯(lián)構(gòu)成，所述六個電阻R分別為電阻R10、電阻R20、電阻R30、電阻R40、電阻R50以及電阻R60，直流電源Vdd的正極端與電阻RlO連接，直流電源Vdd的負(fù)極端與電阻R60連接；實(shí)際上，其利用電阻分壓方法來產(chǎn)生第一基準(zhǔn)電壓Ul及第二基準(zhǔn)電壓U2 ；一上拉電阻Rp，其一端與直流電源Vdd連接，另一端與管腳PWR_AB連接；一第一電壓比較器Al，其反相端連接在所述串聯(lián)支路的電阻RlO與電阻R20之間
以獲取第一基準(zhǔn)電壓U1，即第一基準(zhǔn)電壓UI為直流電源Vdd的六分之五卿Ul=^Vdd),其
O
同相端與管腳PWR_AB連接，其用于將第一基準(zhǔn)電壓Ul與管腳PWR_AB的輸入電壓UO進(jìn)行比對后，輸出第一電平信號AB至所述芯片的內(nèi)部電路；一第二電壓比較器A2，其同相端連接在所述串聯(lián)支路的電阻R30與電阻R40之間
以獲取第二基準(zhǔn)電壓U2,即第二基準(zhǔn)電壓U2為直流電源Vdd的二分之一(g卩U2=| Vdd),其
2
同相端與管腳PWR_AB連接，其用于將第二基準(zhǔn)電壓U2與管腳PWR_AB的輸入電壓UO進(jìn)行比對后，輸出第二電平信號PWR至所述芯片的內(nèi)部電路；一片外配置電路，用于在接收到邏輯電平后，改變所述管腳PWR_AB的輸入電壓W。所示邏輯電平包括邏輯高電平和邏輯低電平。

若比較基準(zhǔn)電壓產(chǎn)生電路、上拉電阻Rp、第一電壓比較器Al以及第二電壓比較器A2均集成在芯片內(nèi)時，所述芯片的內(nèi)部電路即為圖1中的芯片內(nèi)部的其它電路。也就是說，比較基準(zhǔn)電壓產(chǎn)生電路、上拉電阻Rp、第一電壓比較器Al以及第二電壓比較器A2可以設(shè)計(jì)在芯片外部，也可以集成在芯片內(nèi)部。如圖2所示，所述片外配置電路包括第一電平輸入電路和第二電平輸入電路，所述第一電平輸入電路包括一電阻R1，電阻Rl的一端為第一邏輯電平接收端(即0N/0FF端)，另一端與管腳PWR_AB連接；所述第二電平輸入電路包括一電阻R2，電阻R2的一端為第二邏輯電平接收端(即A/Β端)，另一端與管腳PWR_AB連接。 本實(shí)施例的直流電源Vdd還為第一電壓比較器Al、第二電壓比較器A2提供工作電壓。此外，第一電壓比較器Al、第二電壓比較器A2的工作電壓也可以由其他外部電源提供。本實(shí)施例中，第一電平信號AB用于控制芯片工作在A工作模式或B工作模式，第二電平信號PWR用于控制芯片的開啟或關(guān)閉。例如，第一電平信號AB為邏輯高電平(SPAB=I),芯片工作在A工作模式，第一電平信號AB為邏輯低電平(即ΑΒ=0)，芯片工作在B工作模式；第二電平信號PWR為邏輯高電平(即PWR=I),芯片開啟，第二電平信號PWR為邏輯低電平(即PWR=O),芯片關(guān)閉。要實(shí)現(xiàn)上述功能，則應(yīng)有如下邏輯當(dāng)管腳PWR_AB的輸入電壓UO小于第二基準(zhǔn)電壓U2時(即訓(xùn)V (W)，所述第一
電平信號PWR為邏輯低電平(即AB=O),所述第二電平信號AB為邏輯低電平(B卩PWR=O),芯片關(guān)閉且工作在A工作模式；當(dāng)管腳PWR_AB的輸入電壓UO大于第二基準(zhǔn)電壓U2且小于第一基準(zhǔn)電壓Ul時(即I Vdd < IJO < *Vdd)，所述第一電平信號AB為邏輯低電平(即AB=O)，所述第二電平信號PWR為邏輯高電平(即PffR=I),芯片開啟且工作在A工作模式；當(dāng)管腳PWR_AB的輸入電壓
UO大于第一基準(zhǔn)電壓Ul時(即_ fvdd)，所述第一電平信號AB為邏輯高電平(即AB=1)，
Iju >6所述第二電平信號PWR為邏輯高電平(即PWR=I),芯片開啟且工作在B工作模式。為了要實(shí)現(xiàn)上述邏輯，由下述方法來確定電阻R1、電阻R2與電阻Rp之間的關(guān)系。首先，設(shè)定電阻R2的阻值為電阻Rl的阻值的兩倍(即R2=2*R1)。當(dāng)?shù)谝贿壿嬰娖浇邮斩藶檫壿嫷碗娖?即0N/0FF端=0)，第二邏輯電平接收端為邏輯低電平(即A/Β端=0)，簡化電路如圖3所示。此時，要求芯片關(guān)閉(即PWR=O),即需要
UO <Vddi根據(jù)電阻分壓原理有
權(quán)利要求
1.一種芯片管腳復(fù)用電路，其特征在于，包括 一芯片的某一管腳； 一比較基準(zhǔn)電壓產(chǎn)生電路，其包括一直流電源Vdd以及一與直流電源Vdd并聯(lián)連接的串聯(lián)支路，所述串聯(lián)支路由多個阻值相等的電阻R串聯(lián)構(gòu)成； 一上拉電阻，其一端與直流電源Vdd連接，另一端與管腳連接； 一第一電壓比較器，其第一輸入端連接在所述串聯(lián)支路的兩電阻R之間以獲取第一基準(zhǔn)電壓，其第二輸入端與管腳連接，其用于將第一基準(zhǔn)電壓與管腳的輸入電壓進(jìn)行比對后，輸出第一電平信號至所述芯片的內(nèi)部電路； 一第二電壓比較器，其第一輸入端連接在所述串聯(lián)支路的另外兩電阻R之間以獲取第二基準(zhǔn)電壓，其第二輸入端與管腳連接，其用于將第二基準(zhǔn)電壓與管腳的輸入電壓進(jìn)行比對后，輸出第二電平信號至所述芯片的內(nèi)部電路； 一片外配置電路，用于在接收到邏輯電平后，改變所述管腳的輸入電壓。
2.如權(quán)利要求1所述的芯片管腳復(fù)用電路，其特征在于，第一基準(zhǔn)電壓大于第二基準(zhǔn)電壓。
3.如權(quán)利要求2所述的芯片管腳復(fù)用電路，其特征在于，所述串聯(lián)支路由六個阻值相等的電阻R串聯(lián)構(gòu)成，第一基準(zhǔn)電壓為直流電源Vdd的六分之五，第二基準(zhǔn)電壓為直流電源Vdd的二分之一。
4.如權(quán)利要求3所述的芯片管腳復(fù)用電路，其特征在于，所述片外配置電路包括第一電平輸入電路和第二電平輸入電路，所述第一電平輸入電路包括一電阻Rl，電阻Rl的一端為第一邏輯電平接收端，另一端與管腳連接；所述第二電平輸入電路包括一電阻R2，電阻R2的一端為第二邏輯電平接收端，另一端與管腳連接；其中，電阻Rl的阻值小于上拉電阻的阻值的二分之一，電阻R2的阻值為電阻Rl的阻值的兩倍。
5.如權(quán)利要求3所述的芯片管腳復(fù)用電路，其特征在于，所述片外配置電路包括一電平輸入電路，所述電平輸入電路包括一電阻R1，電阻Rl的一端為邏輯電平接收端，另一端與管腳連接；其中，電阻Rl的阻值小于上拉電阻的阻值。
6.如權(quán)利要求3所述的芯片管腳復(fù)用電路，其特征在于，所述片外配置電路包括一電平輸入電路，所述電平輸入電路包括一電阻R2，電阻R2的一端為邏輯電平接收端，另一端與管腳連接；其中，電阻R2的阻值大于上拉電阻的阻值且小于上拉電阻的阻值的五倍。
7.如權(quán)利要求1-6任一項(xiàng)所述的芯片管腳復(fù)用電路，其特征在于，第一電壓比較器的第一輸入端為反相端，第一電壓比較器的第二輸入端為同相端；第二電壓比較器的第一輸入端為反相端，第二電壓比較器的第二輸入端為同相端。
8.如權(quán)利要求1-6任一項(xiàng)所述的芯片管腳復(fù)用電路，其特征在于，直流電源Vdd為第一電壓比較器、第二電壓比較器提供工作電壓。
全文摘要
本發(fā)明涉及一種芯片管腳復(fù)用電路，其包括一芯片的某一管腳；一比較基準(zhǔn)電壓產(chǎn)生電路，用于利用電阻分壓方法來產(chǎn)生第一基準(zhǔn)電壓及第二基準(zhǔn)電壓；一上拉電阻；一第一電壓比較器，用于將第一基準(zhǔn)電壓與管腳的輸入電壓進(jìn)行比對后，輸出第一電平信號至所述芯片的內(nèi)部電路；一第二電壓比較器，用于將第二基準(zhǔn)電壓與管腳的輸入電壓進(jìn)行比對后，輸出第二電平信號至所述芯片的內(nèi)部電路；以及一片外配置電路，用于在接收到邏輯電平后，改變所述管腳的輸入電壓。本發(fā)明只使用一個芯片管腳就能實(shí)現(xiàn)芯片原來兩個管腳的功能；采用電阻分壓的方法產(chǎn)生比較基準(zhǔn)電壓，使芯片管腳復(fù)用電路能夠在較大輸入電壓范圍內(nèi)正常工作，并只消耗很小的電流。
文檔編號H03K19/003GK103051322SQ201210516059
公開日2013年4月17日 申請日期2012年12月3日 優(yōu)先權(quán)日2012年12月3日
發(fā)明者符卓劍, 劉渭, 陳紅林, 石磊, 張麗娟, 王明照, 王祥煒, 胡思靜, 張弓, 楊寒冰, 李正平 申請人:廣州潤芯信息技術(shù)有限公司