專(zhuān)利名稱(chēng)：一種多通道高速并行交替adc采樣電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及并行交替ADC (模擬數(shù)字轉(zhuǎn)換器)數(shù)據(jù)采集技木。
背景技術(shù)：
任何ー個(gè)信號(hào)鏈系統(tǒng)，都需要傳感器來(lái)探測(cè)來(lái)自模擬世界的電壓、電流、溫度、壓力等信號(hào)。這些傳感器探測(cè)到的信號(hào)量被送到放大器中進(jìn)行放大，然后通過(guò)ADC把模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，利用處理器、DSP (數(shù)字信號(hào)處理器)或FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)對(duì)數(shù)字信號(hào)進(jìn)行處理，來(lái)提取信息或者消除信號(hào)的噪聲或者失真。對(duì)于高速信號(hào)處理的應(yīng)用，ADC的轉(zhuǎn)換速率仍然是一個(gè)關(guān)鍵的瓶頸，這因?yàn)楦咚俚霓D(zhuǎn)換器設(shè)計(jì)受到硬件的限制。因此，根據(jù)目前的IC (集成電路)設(shè)計(jì)エ藝，要實(shí)現(xiàn)更高速的采樣速率。目前，一種實(shí)現(xiàn)超高速采樣的重要方式就是利用并行交替(Time-interleaved)結(jié)構(gòu)的ADC。這種結(jié)構(gòu)的ADC利用多片相對(duì)低速的ADC芯片并行采樣來(lái)實(shí)現(xiàn)超高速的采樣率。多片ADC并行采集技術(shù)主要分為兩大類(lèi)一類(lèi)是時(shí)域的時(shí)間交替并行采集技術(shù)(TIADC)，另ー類(lèi)是頻域的基于頻帶分割濾波器組的并行采集技木?；跒V波器組的ADC并行采集技術(shù)使用頻帶分割技術(shù)，分割濾波器通常采用模擬低通、帶通和高通濾波器，其過(guò)渡帶對(duì)系統(tǒng)性能有很大的影響。由于實(shí)現(xiàn)困難，目前還處于研究實(shí)驗(yàn)階段。而TIADC并行采集技術(shù)由于實(shí)現(xiàn)方式簡(jiǎn)單，已成為ADC并行采集技術(shù)的主流，是提高ADC采樣率的最主要手段。
時(shí)間交替ADC包含M個(gè)并行的子ADC，參考圖1，M = 4，每ー個(gè)通道Sub-ADC (子ADC)都有各自的采樣保持前端，它們依次對(duì)同一個(gè)輸入信號(hào)進(jìn)行采樣。最終交替合路后，總體的采樣速率fs是子ADC的M倍。在理想情況下，同樣輸入信號(hào)下，時(shí)間交替ADC的轉(zhuǎn)換精度應(yīng)該與Sub-ADC性能一致。然而在實(shí)際電路中，各個(gè)Sub-ADC采樣時(shí)鐘的抖動(dòng)、偏差，都會(huì)導(dǎo)致時(shí)間交替后的ADC總體轉(zhuǎn)換精度的下降。目前時(shí)間交替ADC主要考慮失調(diào)誤差、增益誤差、時(shí)間誤差和帶寬誤差等。這些誤差影響時(shí)間交替ADC的發(fā)展，多通道高速并行交替ADC采樣電路板的設(shè)計(jì)尤為重要，如何減小時(shí)間交替ADC系統(tǒng)的失配誤差，對(duì)整個(gè)系統(tǒng)的性能提高很有幫助。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是，提供一種能產(chǎn)生等分相位高性能時(shí)鐘的高速并行交替ADC采樣電路。本發(fā)明為解決上述技術(shù)問(wèn)題所采用的技術(shù)方案是，一種多通道高速并行交替ADC采樣電路，包括模擬差分信號(hào)輸入模塊、時(shí)鐘產(chǎn)生和分相模塊、并行ADC模塊、數(shù)據(jù)傳輸模塊，模擬差分信號(hào)輸入模塊的各數(shù)據(jù)輸出端與并行ADC模塊中對(duì)應(yīng)的各數(shù)據(jù)輸入端相連，時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端與并行ADC模塊中對(duì)應(yīng)的各時(shí)鐘輸入端相連，并行ADC模塊的各數(shù)據(jù)輸出端與數(shù)據(jù)傳輸模塊相連；時(shí)鐘產(chǎn)生和分相模塊包括時(shí)鐘產(chǎn)生単元、分相單元、單端轉(zhuǎn)差分単元，時(shí)鐘產(chǎn)生單元的輸出端與分相單元的輸入端相連，分相單元的各輸出端對(duì)應(yīng)連接ー個(gè)單端轉(zhuǎn)差分単元，各單端轉(zhuǎn)差分単元的輸出端為時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端；其特征在于，所述分相単元由無(wú)源功率分配器組成，無(wú)源功率分配器將輸入的時(shí)鐘相位等分后輸出。具體的，當(dāng)ADC采樣電路為2通道吋，分相單元為3個(gè)無(wú)源功率分配器，無(wú)源功率分配器將輸入的時(shí)鐘信號(hào)分為2路相位差180度的時(shí)鐘信號(hào)后輸出。具體的，當(dāng)ADC采樣電路為4通道吋，分相単元由3個(gè)無(wú)源功率分配器組成2級(jí)分相；由I個(gè)無(wú)源功率分配器完成第一級(jí)分相，將輸入的時(shí)鐘信號(hào)分為2路相位差180度的時(shí)鐘信號(hào)后輸出至第2級(jí)分相；由2個(gè)無(wú)源功率分配器完成第二級(jí)分相，第二級(jí)分相的2個(gè)無(wú)源功率分配器分別將輸入的時(shí)鐘信號(hào)分為2路相位差90度的時(shí)鐘信號(hào)后輸出。本發(fā)明的有益效果是，使用無(wú)源功率分配器完成對(duì)時(shí)鐘信號(hào)的分相，由于不需要電源供電，其受干擾較小，對(duì)時(shí)鐘信號(hào)分相精確度高，時(shí)鐘抖動(dòng)小。


圖I為四通道分時(shí)交替ADC的原理框圖；圖2為實(shí)施例4通道并行交替ADC電路原理框圖。
具體實(shí)施例方式此處四通道分時(shí)交替ADC電路為例，但不局限于四通道。如圖2所示，四通道分時(shí)交替ADC米樣電路包括4個(gè)部分模擬差分信號(hào)輸入模塊、時(shí)鐘產(chǎn)生和分相模塊、并行ADC模塊、數(shù)據(jù)傳輸模塊。模擬差分信號(hào)輸入模塊的各數(shù)據(jù)輸出端與并行ADC模塊中對(duì)應(yīng)的各數(shù)據(jù)輸入端相連，時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端與并行ADC模塊中對(duì)應(yīng)的各時(shí)鐘輸入端相連，并行ADC模塊的各數(shù)據(jù)輸出端與數(shù)據(jù)傳輸模塊相連；時(shí)鐘產(chǎn)生和分相模塊包括時(shí)鐘產(chǎn)生単元、分相単元、單端轉(zhuǎn)差分単元，時(shí)鐘產(chǎn)生単元的輸出端與分相単元的輸入端相連，分相単元的各輸出端對(duì)應(yīng)連接ー個(gè)單端轉(zhuǎn)差分単元，各單端轉(zhuǎn)差分単元的輸出端為時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端。I)模擬差分信號(hào)輸入模塊將來(lái)自SMA (無(wú)線(xiàn)電天線(xiàn))ロ的原始輸入的模擬信號(hào)分為待并行處理的4路模擬信號(hào)分路，將4路信號(hào)分路上的單端信號(hào)轉(zhuǎn)為差分信號(hào)輸出至并行ADC模塊。模擬信號(hào)的分路以及單端轉(zhuǎn)差分均有多種已有技術(shù)可選擇，不在此贅述。2)時(shí)鐘產(chǎn)生和分相模塊采用I個(gè)型號(hào)為AMT-2的功率分配器作為第一級(jí)分相，將來(lái)自SMA ロ的時(shí)鐘分為2路相位差180度的采樣時(shí)鐘(O度與180度)，采用型號(hào)為SCPQ-150的2個(gè)功率分配器作為第二級(jí)分相，產(chǎn)生4路相位相差90度的采樣時(shí)鐘(O度、90度、180度、270度、)，4路分相単元的輸出端上連接的單端轉(zhuǎn)差分單元采用型號(hào)為ADTl-IWT的變壓器，將時(shí)鐘信號(hào)單端 信號(hào)轉(zhuǎn)差分信號(hào)。對(duì)于兩通道的情況，只需要一個(gè)兩分相的無(wú)源功率分配器AMT-2即可。3)并行ADC模塊
包括4片ADC，本實(shí)施例采用AD公司的4個(gè)型號(hào)為AD9233的高速ADC器件來(lái)并行采樣，保證每一片ADC的外圍電路步線(xiàn)等長(zhǎng)，阻抗匹配相同，減小由于布局布線(xiàn)引起的通道間的不匹配。采用型號(hào)為ADR441電源芯片為4片ADC提供統(tǒng)ー的外部參考電壓，ADC的數(shù)據(jù)輸出經(jīng)過(guò)型號(hào)為74VCX16244的緩沖器進(jìn)行數(shù)據(jù)緩沖，通過(guò)抬高電平信號(hào)增強(qiáng)信號(hào)驅(qū)動(dòng)能力。各個(gè)ADC的輸入信號(hào)相同。4)數(shù)據(jù)傳輸模塊本實(shí)施中處理包括數(shù)據(jù)緩存単元、數(shù)據(jù)傳輸単元、數(shù)據(jù)測(cè)試単元。數(shù)據(jù)緩存単元用于緩存來(lái)自于并行ADC模塊的異步時(shí)鐘數(shù)據(jù)。數(shù)據(jù)傳輸単元用于將各個(gè)子ADC的輸出進(jìn)行合路，產(chǎn)生系統(tǒng)輸出。數(shù)據(jù)測(cè)試單元為了方便開(kāi)發(fā)過(guò)程中邏輯分析儀對(duì)數(shù)據(jù)的測(cè)試。數(shù)據(jù)傳輸模塊包括ー個(gè)型號(hào)為EP2C35672的FPGA、ー個(gè)型號(hào)為EPC8QI100的下載芯片、一個(gè)下載接ロ、ー個(gè)HSMC接ロ、ー個(gè)表面貼裝插頭接ロ，F(xiàn)PGA接收并行ADC模塊的輸 出數(shù)據(jù)與時(shí)鐘，將數(shù)據(jù)存放于內(nèi)部的FIFO (先進(jìn)先出)緩存塊中，且共存64KBytes相當(dāng)于每一路16KBytes的數(shù)據(jù)，然后讀取數(shù)據(jù)送至HSMC接ロ與表面貼裝插頭接ロ，F(xiàn)IFO模塊實(shí)現(xiàn)異步時(shí)鐘數(shù)據(jù)緩存的功能，且可以保證每一路的數(shù)據(jù)時(shí)序上對(duì)齊，避免出現(xiàn)數(shù)據(jù)丟失。HSMC接ロ可以方便與外接的主要用于數(shù)字校準(zhǔn)的FPGA開(kāi)發(fā)板實(shí)現(xiàn)數(shù)據(jù)傳輸。表面貼裝插頭接ロ既可以方便邏輯分析儀測(cè)試，又可以實(shí)現(xiàn)數(shù)據(jù)傳輸。在設(shè)計(jì)基于本發(fā)明的ADC采樣電路板時(shí)，為了進(jìn)ー步保證時(shí)鐘信號(hào)的高精度低抖動(dòng)，將時(shí)鐘產(chǎn)生和分相模塊涉及的器件放于PCB (印制電路)板頂層，將模擬差分信號(hào)輸入模塊涉及的器件放于PCB (印制電路)板底層，這樣可以避免時(shí)鐘和信號(hào)之間的相互干擾和影響。基于本發(fā)明的ADC采樣電路設(shè)計(jì)的ADC采樣電路板經(jīng)過(guò)實(shí)際測(cè)試驗(yàn)證，采用的測(cè)試儀器主要有穩(wěn)壓電源儀器、信號(hào)發(fā)生器、高性能時(shí)鐘發(fā)生器、示波器、邏輯分析儀、FPGA開(kāi)發(fā)板、數(shù)據(jù)采集板、PC機(jī)。根據(jù)檢測(cè)結(jié)果，基于本發(fā)明的ADC采樣電路設(shè)計(jì)的ADC采樣電路板能夠滿(mǎn)足TIADC提高系統(tǒng)采樣率的要求。
權(quán)利要求
1.一種多通道高速并行交替ADC采樣電路，包括模擬差分信號(hào)輸入模塊、時(shí)鐘產(chǎn)生和分相模塊、并行ADC模塊、數(shù)據(jù)傳輸模塊，模擬差分信號(hào)輸入模塊的各數(shù)據(jù)輸出端與并行ADC模塊中對(duì)應(yīng)的各數(shù)據(jù)輸入端相連,時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端與并行ADC模塊中對(duì)應(yīng)的各時(shí)鐘輸入端相連，并行ADC模塊的各數(shù)據(jù)輸出端與數(shù)據(jù)傳輸模塊相連；時(shí)鐘產(chǎn)生和分相模塊包括時(shí)鐘產(chǎn)生単元、分相単元、單端轉(zhuǎn)差分単元，時(shí)鐘產(chǎn)生単元的輸出端與分相単元的輸入端相連，分相単元的各輸出端對(duì)應(yīng)連接ー個(gè)單端轉(zhuǎn)差分単元，各單端轉(zhuǎn)差分単元的輸出端為時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端； 其特征在于，所述分相単元由無(wú)源功率分配器組成，無(wú)源功率分配器將輸入的時(shí)鐘相位等分后輸出。
2.如權(quán)利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，當(dāng)ADC采樣電路為2通道時(shí)，分相單元為3個(gè)無(wú)源功率分配器，無(wú)源功率分配器將輸入的時(shí)鐘信號(hào)分為2路相位差180度的時(shí)鐘信號(hào)后輸出。
3.如權(quán)利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，當(dāng)ADC采樣電路為4通道吋，分相単元由3個(gè)無(wú)源功率分配器組成2級(jí)分相；由I個(gè)無(wú)源功率分配器完成第一級(jí)分相，將輸入的時(shí)鐘信號(hào)分為2路相位差180度的時(shí)鐘信號(hào)后輸出至第2級(jí)分相；由2個(gè)無(wú)源功率分配器完成第二級(jí)分相，第二級(jí)分相的2個(gè)無(wú)源功率分配器分別將輸入的時(shí)鐘信號(hào)分為2路相位差90度的時(shí)鐘信號(hào)后輸出。
4.如權(quán)利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，所述并行ADC模塊包括I個(gè)電源芯片、2的整數(shù)倍個(gè)ADC以及相同數(shù)量的緩沖器，ADC的輸出端與對(duì)應(yīng)緩沖器的輸出端相連，電源芯片各ADC供電,提供統(tǒng)ー的外部參考電壓。
5.如權(quán)利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，數(shù)據(jù)傳輸模塊包括數(shù)據(jù)緩存単元、數(shù)據(jù)傳輸単元；數(shù)據(jù)緩存単元用于緩存來(lái)自于并行ADC模塊的異步時(shí)鐘數(shù)據(jù)；數(shù)據(jù)傳輸単元用于將各個(gè)子ADC的輸出進(jìn)行合路，產(chǎn)生系統(tǒng)輸出。
6.如權(quán)利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，數(shù)據(jù)傳輸模塊包括數(shù)據(jù)測(cè)試単元，用于開(kāi)發(fā)過(guò)程中邏輯分析儀對(duì)數(shù)據(jù)的測(cè)試。
全文摘要
本發(fā)明提供一種多通道高速并行交替ADC采樣電路，包括模擬差分信號(hào)輸入模塊、時(shí)鐘產(chǎn)生和分相模塊、并行ADC模塊、數(shù)據(jù)傳輸模塊，模擬差分信號(hào)輸入模塊的各數(shù)據(jù)輸出端與并行ADC模塊中對(duì)應(yīng)的各數(shù)據(jù)輸入端相連，時(shí)鐘產(chǎn)生和分相模塊的各時(shí)鐘輸出端與并行ADC模塊中對(duì)應(yīng)的各時(shí)鐘輸入端相連，并行ADC模塊的各數(shù)據(jù)輸出端與數(shù)據(jù)傳輸模塊相連；分相單元由無(wú)源功率分配器組成，無(wú)源功率分配器將輸入的時(shí)鐘相位等分后輸出。本發(fā)明使用無(wú)源功率分配器完成對(duì)時(shí)鐘信號(hào)的分相，由于不需要電源供電，其受干擾較小，對(duì)時(shí)鐘信號(hào)分相精確度高，時(shí)鐘抖動(dòng)小。
文檔編號(hào)H03M1/36GK102868406SQ20121033951
公開(kāi)日2013年1月9日 申請(qǐng)日期2012年9月13日 優(yōu)先權(quán)日2012年9月13日
發(fā)明者閻波, 焦少波, 沈建, 姚遠(yuǎn), 林水生, 李廣軍 申請(qǐng)人:電子科技大學(xué)