專利名稱：逐次逼近型模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS集成電路的設計，具體涉及一種適合于標準CMOS工藝的高精度逐次逼近型模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
帶有電容陣列DAC的逐次逼近型ADC電路采用電荷標定的原理完成模數(shù)轉(zhuǎn)換過程。電荷標定方法利用電容陣列對電荷進行轉(zhuǎn)移與再分配，設定比較器的比較電壓，逐次判定，得到模數(shù)轉(zhuǎn)換結(jié)果。這種類型的SAR ADC電路結(jié)構(gòu)簡單，大部分工作由控制電路控制開關(guān)完成，在各種SAR ADC電路結(jié)構(gòu)中功耗最低，因此被大量嵌入于標準CMOS工藝實現(xiàn)的芯片中，作為芯片實現(xiàn)與片外模擬信號進行模數(shù)轉(zhuǎn)換的接口電路。 但是，在標準CMOS工藝中，由于電源電壓(VDD)與地電壓(零電壓)限定了整個芯片的正常工作電壓范圍，如果電路中的節(jié)點為超出電源電壓的過高電壓或者低于地電壓的過低電壓，即過沖現(xiàn)象，會導致與這一節(jié)點相連的PMOS管和NMOS管出現(xiàn)非正常的開啟與關(guān)閉現(xiàn)象，導致漏電現(xiàn)象的發(fā)生，漏電現(xiàn)象會導致存儲電荷的泄露，將使電荷標定的逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)的精度受到極大影響，因此是不能接受的。另一方面，過高的電壓和過低的電壓還會引起電路中的PMOS器件和NMOS器件的擊穿，導致芯片的永久性損壞?，F(xiàn)有的解決方式主要有兩種方式，第一，限制輸入信號的范圍，即壓縮ADC的量化范圍，保證電路的節(jié)點電壓不會因為過大的輸入信號范圍而出現(xiàn)過沖現(xiàn)象，這種方法在一定程度上增加了 ADC應用的復雜性，而信號的幅度減小也增加了對內(nèi)部其他電路的性能要求；第二，采用單端模式代替差分模式，并增加專用電路解決過沖可能帶來的問題，這種措施一方面使得系統(tǒng)失去了全差分模式下抵抗共模干擾的能力，一方面增加了電路的復雜度，因此，并不是一個完善的解決方案。圖I是示例的一般性的逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)框圖。如圖所示，逐次逼近型模數(shù)轉(zhuǎn)換器一般包括帶隙參考電路101、電容陣列數(shù)模轉(zhuǎn)換電路102、比較器103、時鐘調(diào)節(jié)器104和邏輯控制器105五個模塊。其中電容陣列數(shù)模轉(zhuǎn)換電路105可以實現(xiàn)采樣保持以及數(shù)模轉(zhuǎn)換的功能。在帶隙參考電路101、時鐘調(diào)節(jié)器104、邏輯控制器105的作用下，電容陣列數(shù)模轉(zhuǎn)換電路102接收模擬電壓值轉(zhuǎn)換為比較器103的輸入電壓值，比較器103在帶隙參考電路101和邏輯控制電路105的作用下，生成數(shù)字信號送由邏輯控制電路105輸出。一般電容陣列數(shù)模轉(zhuǎn)換電路102采用電容式DAC，采樣電容由DAC電容充當，不需要獨立的采樣保持電路，因此采樣保持(S/Η)和數(shù)模轉(zhuǎn)換(DAC)模塊(未示出)統(tǒng)一于其中。為了避免PN結(jié)正偏問題的出現(xiàn)，一種方案對于電容陣列數(shù)模轉(zhuǎn)換電路102用單端結(jié)構(gòu)代替全差分結(jié)構(gòu)，同時在電容陣列DAC輸出端使用特殊的開關(guān)代替MOS管構(gòu)成的開關(guān)Sc。這種措施的一種示例的電路結(jié)構(gòu)如圖2和圖3所示。這種結(jié)構(gòu)中，由于取消了全差分陣列，單端輸出的電壓范圍只會出現(xiàn)大于VDD的情況，而不會出現(xiàn)低于O的情況。對于大于VDD的情況，通過如圖3所示的復雜的開關(guān)實現(xiàn)了電壓自舉，保證了電壓能準確無誤的通過開關(guān)。但是，這一方案喪失了差分電路對共模干擾的抵抗能力，也把可以用單個MOS晶體管構(gòu)成的Sc開關(guān)變成了復雜的自舉開關(guān)，在功耗和版圖面積上都缺乏經(jīng)濟性。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種逐次逼近型模數(shù)轉(zhuǎn)換器，解決(Tvdd全擺幅輸入時，利用全差分陣列DAC實現(xiàn)逐次逼近過 程中可能出現(xiàn)的電壓過沖問題。在一個方面，本發(fā)明提供一種逐次逼近型模數(shù)轉(zhuǎn)換器，其中的電容陣列數(shù)模轉(zhuǎn)換電路包含的電容陣列到比較器的輸出端連接有輔助電容器，該輔助電容器的電容值選取為使得當輸入電壓的擺幅在零伏到電源電壓之間時，電容陣列到比較器的輸出端的擺幅在零伏到電源電壓之間。本發(fā)明所提出的這種適合標準CMOS工藝的逐次逼近型模數(shù)轉(zhuǎn)換器電路，解決(Tvdd全擺幅輸入時，利用全差分陣列dac實現(xiàn)逐次逼近過程中可能出現(xiàn)的電壓過沖問題，降低了 ADC的應用復雜度。


通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯圖I是一般的逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)框圖；圖2是示例的現(xiàn)有技術(shù)中的模數(shù)轉(zhuǎn)換器中的單端結(jié)構(gòu)的電容陣列數(shù)模轉(zhuǎn)換電路的電路圖；圖3是現(xiàn)有技術(shù)中需要使用的復雜自舉開關(guān)的示例電路圖；圖4是根據(jù)本發(fā)明的實施例的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)框圖；圖5是根據(jù)本發(fā)明的實施例的模數(shù)轉(zhuǎn)換器中的電容式數(shù)模轉(zhuǎn)換器的電路圖；圖6是根據(jù)本發(fā)明的實施例的模數(shù)轉(zhuǎn)換器工作時的系統(tǒng)控制邏輯與時序圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關(guān)系。圖4示出根據(jù)本發(fā)明實施例的逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)框圖。其包括帶隙參考電路101、電容陣列數(shù)模轉(zhuǎn)換電路402、比較器403、時鐘調(diào)節(jié)器104和邏輯控制器405五個模塊。其中電容陣列數(shù)模轉(zhuǎn)換電路402可以實現(xiàn)采樣保持以及數(shù)模轉(zhuǎn)換的功能。在帶隙參考電路101、時鐘調(diào)節(jié)器104、邏輯控制器405的作用下，電容陣列數(shù)模轉(zhuǎn)換電路402接收模擬電壓值轉(zhuǎn)換為比較器403的輸入電壓值，比較器403在帶隙參考電路101和邏輯控制電路405的作用下，生成數(shù)字信號送由邏輯控制電路405輸出。電容陣列數(shù)模轉(zhuǎn)換電路402采用電容式DAC，采樣電容由DAC電容充當，不需要獨立的米樣保持電路，因此米樣保持(S/Η)和數(shù)模轉(zhuǎn)換(DAC)模塊(未不出)統(tǒng)一于其中。圖5以12位精度的ADC為例，說明了實現(xiàn)電容陣列數(shù)模轉(zhuǎn)換電路402的電容陣列DAC的電路結(jié)構(gòu)。其中，數(shù)字輸出的低6位由第一正端電容陣列(Cpl到Cp6)和第一負端電容陣列(Cnl到Cn6)實現(xiàn)。數(shù)字輸出的高6位由第二正端電容陣列(Cp7到Cpl2)和第二負端電容陣列(Cn7到Cnl2)實現(xiàn)。第一正端電容陣列(Cpl到Cp6)和第二正端電容陣列(Cp7到Cpl2)構(gòu)成連接到比較器Comp的差分正輸入端的差分正端電容陣列。第一負端電容陣列(Cnl到Cn6)和第二負端電容陣列(Cn7到Cnl2)構(gòu)成連接到比較器Comp的差分負輸入端的差分負端電容陣列。本領(lǐng)域技術(shù)人員可以理解，ADC的精度不限于12位，而可以是N位，其中N為正偶數(shù)。相應地，差分正端電容陣列和差分負端電容陣列可以分別由N位分辨率DAC電容陣列 構(gòu)成。第一正端電容陣列中的電容器Cpl到Cp6的下極板稱合在一起。第一正端電容陣列中的電容器Cpl到Cp6的上極板由第一正端選擇性連接部件陣列(Spl到Sp6)中的相應選擇性連接部件連接到正參考電壓Vrefp或者負參考電壓Vrefn。第一正端選擇性連接部件陣列中的選擇性連接部件Spl到Sp6例如可以由圖4中的邏輯控制器405來控制。類似地，第一負端電容陣列中的電容器Cnl到Cn6的下極板耦合在一起。第一負端電容陣列中的電容器Cnl到Cn6的上極板由第一負端選擇性連接部件陣列(Snl到Sn6)中的相應選擇性連接部件連接到正參考電壓Vrefp或者負參考電壓Vrefn。第一負端選擇性連接部件陣列中的選擇性連接部件Snl到Sn6例如可以由圖4中的邏輯控制器405來控制。第二正端電容陣列中的電容器Cp7到Cpl2的下極板耦合在一起。第二正端電容陣列中的電容器Cp7到Cpl2的上極板由第二正端選擇性連接部件陣列(Sp7到Spl2)中的相應選擇性連接部件連接到正輸入電壓、正參考電壓Vrefp或者負參考電壓Vrefn。第二正端選擇性連接部件陣列中的選擇性連接部件Sp7到Spl2例如可以由圖4中的邏輯控制器405來控制。類似地，第二負端電容陣列中的電容器Cn7到Cnl2的下極板耦合在一起。第二負端電容陣列中的電容器Cn7到Cnl2的上極板由第二負端選擇性連接部件陣列(Sp7到Spl2)中的相應選擇性連接部件連接到負輸入電壓、正參考電壓Vrefp或者負參考電壓Vrefn。第二負端選擇性連接部件陣列中的選擇性連接部件Sn7到Snl2例如可以由圖4中的邏輯控制器405來控制。第一正端電容陣列中的電容器Cpl到Cp6的耦合在一起的下極板通過正端耦合電容器Cpcoup耦合到第二正端電容陣列中的電容器Cp7到Cpl2的耦合在一起的下極板。第二正端電容陣列中的電容器Cp7到Cpl2的耦合在一起的下極板耦合到比較器Comp的正輸入端，并且通過第一正端開關(guān)Spc與共模電壓Vcm相連。第一負端電容陣列中的電容器Cnl到Cn6的稱合在一起的下極板通過負端稱合電容器Cncoup耦合到第二負端電容陣列中的電容器Cn7到Cnl2的耦合在一起的下極板。第二負端電容陣列中的電容器Cn7到Cnl2的耦合在一起的下極板耦合到比較器Comp的負輸入端，并且通過第一負端開關(guān)Snc與共模電壓Vcm相連。各電容陣列中每位的電容器的電容值大小按照二進制權(quán)重分布，分別由相應數(shù)量的單位電容器構(gòu)成，即分別由1、2、4、8、16、32個單位電容器構(gòu)成。全部單位電容器完全一致。如圖所示，ADC的采樣電容僅由高位電容陣列(即第二正端電容陣列和第二負端電容陣列)充當，可以減少ADC的等效輸入電容。為了使用最小的電容數(shù)量，將N位分辨率ADC的電容陣列分為兩段，分別對應N位ADC的數(shù)字輸出的高N/2位和低N/2位。數(shù)字輸出的低N/2位包括第一正端電容陣列和第一負端電容陣列；數(shù)字輸出的高N/2位包括第二正端電容陣列和第二負端電容陣列。第一正端電容陣列和第二正端電容陣列，以及第一負端電容陣列和第二負端電容陣列分別由相同大小的耦合電容連接。
ADC的輸入信號為全差分形式，分別接入正端和負端的高位電容陣列(即第二正端電容陣列和第二負端電容陣列)。由高位電容陣列充當采樣電容，參考電壓也為全差分形式，成對接入各電容陣列。低位電容陣列(即第一正端電容陣列和第一負端電容陣列)通過率禹合電容與高位電容陣列相連。每個電容陣列由按照二進制權(quán)重排布的電容器構(gòu)成，每一位數(shù)字輸出對應的單位電容器數(shù)量為2°"1 (其中m為正整數(shù)且m彡N/2)。高位電容陣列與比較器的輸入端相連，同時分別通過第一正端開關(guān)Spc和第一負端開關(guān)Snc與共模電壓Vcm相連。為了最大程度的提高轉(zhuǎn)換效率，根據(jù)本發(fā)明上述實施例的模數(shù)轉(zhuǎn)換器在12個必需的逐次逼近判定時鐘周期外，利用一個時鐘周期完成采樣，接下來的一個周期進行比較，從第三個周期起輸出轉(zhuǎn)換結(jié)果，附加一個系統(tǒng)清零的起始周期，整個轉(zhuǎn)換過程共需要15的時鐘周期。具體轉(zhuǎn)換時序如圖6所示。為了防止電荷注入引入誤差，在采樣階段結(jié)束時，首先關(guān)斷Sc。此時高位電容陣列的上極板仍舊跟隨輸入電壓，不會受到Sc電荷注入的影響而發(fā)生改變。之后再關(guān)斷與輸入相聯(lián)的采樣電容開關(guān)，此時上極板的電荷已經(jīng)固定，不會受到誤差的影響。時鐘的邊沿關(guān)系由時鐘產(chǎn)生電路實現(xiàn)，并通過圖4中的邏輯控制電器405實現(xiàn)全部的控制信號。根據(jù)本發(fā)明的實施例，第二正端電容陣列和第二負端電容陣列的輸出端，即Voutp和Voutn端，分別帶有正端輔助電容器Cpa和負端輔助電容器Cna。正端輔助電容器Cpa和負端輔助電容器Cna分別通過第二正端開關(guān)Spa和第二負端開關(guān)Sna與共模電壓Vcm相連。第二正端開關(guān)Spa和第二負端開關(guān)Sna斷開時，正端輔助電容器Cpa和負端輔助電容器Cna浮空，不參與電荷的重分配過程，不影響電容陣列的電荷重分配過程。第二正端開關(guān)Spa和第二負端開關(guān)Sna閉合時，Cpa和Cna接入電容陣列，參與電荷的重分配過程。這樣就避免了在輸入信號和參考電壓取值范圍較大時，Voutp和Voutn端的電壓出現(xiàn)過沖現(xiàn)象。正端輔助電容器Cpa和負端輔助電容器Cna的加入，使節(jié)點電壓始終保持在正常的電壓范圍內(nèi)，從而可以保證ADC在(TVDD的范圍內(nèi)都可以完成量化轉(zhuǎn)換。如果沒有正端輔助電容器Cpa和負端輔助電容器Cna的加入，對于這種全差分結(jié)構(gòu)DAC的輸出，即圖5中電容陣列DAC的輸出節(jié)點Voutp和Voutn，如果輸入信號幅度為(TVDD，將會出現(xiàn)輸出電壓過沖現(xiàn)象。其原因可以通過式(I)到(7)說明。首先，當差分輸入的信號分別為Vinp和Vinn時，在進行最高量化位輸出結(jié)果判定時，電容陣列DAC的輸出節(jié)點電壓可以表示為
權(quán)利要求
1.一種逐次逼近型模數(shù)轉(zhuǎn)換器，其中的電容陣列數(shù)模轉(zhuǎn)換電路包含的電容陣列到比較器的輸出端連接有輔助電容器，該輔助電容器的電容值選取為使得當輸入電壓的擺幅在零伏到電源電壓之間時，電容陣列到比較器的輸出端的擺幅在零伏到電源電壓之間。
2.根據(jù)權(quán)利要求I所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其中的電容陣列數(shù)模轉(zhuǎn)換電路包含分別連接比較器的差分正輸入端和差分負輸入端的差分正端電容陣列和差分負端電容陣列，其中差分正端電容陣列和差分負端電容陣列的輸出端分別連接正端輔助電容器和負端輔助電容器。
3.根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其中的差分正端電容陣列和差分負端電容陣列分別由N位分辨率DAC電容陣列構(gòu)成，其中N為正偶數(shù)。
4.根據(jù)權(quán)利要求3所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其中 差分正端電容陣列包括，第一正端電容陣列和第二正端電容陣列，其中， 第一正端電容陣列，實現(xiàn)在比較器正輸入端的數(shù)字輸出的低N/2位，其中每位的電容器的下極板耦合在一起，上極板通過相應的選擇性連接部件接收正參考電壓或負參考電壓； 第二正端電容陣列，實現(xiàn)在比較器正輸入端的數(shù)字輸出的高N/2位，其中每位的電容器的下極板耦合在一起，上極板通過相應的選擇性連接部件接收正端輸入電壓、正參考電壓或負參考電壓； 第一正端電容陣列中的電容器的稱合在一起的下極板通過正端稱合電容器稱合到第二正端電容陣列中的電容器的耦合在一起的下極板，第二正端電容陣列中的電容器的耦合在一起的下極板耦合到比較器的差分正輸入端并通過正端開關(guān)耦合到共模電壓； 差分負端電容陣列包括，第一負端電容陣列和第二負端電容陣列，其中， 第一負端電容陣列，實現(xiàn)在比較器負輸入端的數(shù)字輸出的低N/2位，其中每位的電容器的下極板耦合在一起，上極板通過相應的選擇性連接部件接收正參考電壓或負參考電壓； 第二負端電容陣列，實現(xiàn)在比較器負輸入端的數(shù)字輸出的高N/2位，其中每位的電容器的下極板耦合在一起，上極板通過相應的選擇性連接部件接收正端輸入電壓、正參考電壓或負參考電壓； 第一負端電容陣列中的電容器的稱合在一起的下極板通過負端稱合電容器稱合到第二負端電容陣列中的電容器的耦合在一起的下極板，第二負端電容陣列中的電容器的耦合在一起的下極板耦合到比較器的差分負輸入端并通過負端開關(guān)耦合到共模電壓。
5.根據(jù)權(quán)利要求4所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其中，第一正端電容陣列與第二正端電容陣列，以及第一負端電容陣列與第二負端電容陣列中每位的電容器由按照二進制權(quán)重排布的電容器構(gòu)成，每一位的電容器的單位電容器數(shù)量為2m'其中m為正整數(shù)且m ( N/2。
6.根據(jù)權(quán)利要求5所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其中，按照以下公式確定正端輔助電容器和負端輔助電容器的電容值Ca 其中Cu為單位電容器的電容值。
7.根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其中的差分正端電容陣列和差分負端電容陣列的輸出端分別通過可控的第二正端開關(guān)和第二負端開關(guān)連接正端輔助電容器和負端輔助電容器。
全文摘要
本發(fā)明公開了一種逐次逼近型模數(shù)轉(zhuǎn)換器，其中的電容陣列數(shù)模轉(zhuǎn)換電路包含的電容陣列到比較器的輸出端連接有輔助電容器，該輔助電容器的電容值選取為使得當輸入電壓的擺幅在零伏到電源電壓之間時，電容陣列到比較器的輸出端的擺幅在零伏到電源電壓之間。而不必采取傳統(tǒng)方案中，為防止出現(xiàn)電壓過沖而采取的對量化范圍進行限制壓縮或者增加復雜電路的手段。本發(fā)明提出的電路結(jié)構(gòu)降低了對于ADC中比較器輸入失調(diào)和其他內(nèi)部電路的性能要求，使得采用本發(fā)明電路結(jié)構(gòu)的ADC在不增加功耗的條件下，可以達到更高的分辨率。
文檔編號H03M1/38GK102801422SQ201210295620
公開日2012年11月28日 申請日期2012年8月17日 優(yōu)先權(quán)日2012年8月17日
發(fā)明者劉珂, 卲莉, 杜占坤, 馬驍 申請人:中國科學院微電子研究所