專利名稱：具有數(shù)據(jù)保留模式和數(shù)據(jù)處理模式的裝置的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)涉及一種包括觸發(fā)器(flip flop)并具有數(shù)據(jù)保留模式和數(shù)據(jù)處理模式的裝置以及用于該裝置的一種方法。
背景技術(shù)：
基于觸發(fā)器的寄存器被用在用于存儲(chǔ)狀態(tài)的多種電路中。為了減少這種電路的電流消耗，這種電路可包括電路對(duì)其執(zhí)行所需的功能的數(shù)據(jù)處理模式。此外，這種裝置或電路可包括中斷裝置的數(shù)據(jù)處理的所謂的數(shù)據(jù)保留方式或者睡眠或待機(jī)模式。在數(shù)據(jù)保留模式中，通常應(yīng)當(dāng)僅允許低靜態(tài)漏電流。此外，需要確保在從數(shù)據(jù)保留模式變?yōu)閿?shù)據(jù)處理模式后，裝置(例如IC集成電路)可以立即繼續(xù)進(jìn)行數(shù)據(jù)處理，此外，對(duì)于用于這種裝置的觸發(fā)器，存儲(chǔ)在觸發(fā)器中的狀態(tài)甚至在數(shù)據(jù)保留模式下均應(yīng)予以保留。已知的概念是在從數(shù)據(jù)處理模式變?yōu)閿?shù)據(jù)保留模式之前，將寄存器的數(shù)據(jù)內(nèi)容傳 輸?shù)狡渌鎯?chǔ)電路，例如，集成寄存器文件或IC的SRAM (靜態(tài)隨機(jī)存取存儲(chǔ)器)。這些其它存儲(chǔ)電路在數(shù)據(jù)保留模式下保持連接到電源電壓。當(dāng)恢復(fù)數(shù)據(jù)處理模式時(shí)，這些數(shù)據(jù)內(nèi)容被傳回相關(guān)聯(lián)的寄存器。這個(gè)概念在時(shí)間和復(fù)雜性上具有附加電路和顯著增加的缺點(diǎn)。其他概念提供特定的數(shù)據(jù)保留觸發(fā)器，其針對(duì)待保存的每位包括一個(gè)額外的低漏鎖存器(LLL)。在進(jìn)入數(shù)據(jù)保留模式之前，觸發(fā)器中存儲(chǔ)的信息被傳輸至該低漏鎖存器，并在恢復(fù)數(shù)據(jù)處理模式之前，被傳回觸發(fā)器。這能夠在數(shù)據(jù)保留模式下使能觸發(fā)器與電源電壓的解耦，其中，LLL保留耦接至電源電壓。這可以實(shí)現(xiàn)LLL僅消耗很少的漏電流。這是能夠?qū)崿F(xiàn)的，因?yàn)長LL不必遵守任何性能要求。這個(gè)概念對(duì)于實(shí)施低漏鎖存器具有顯著的面積和成本增加的缺點(diǎn)。

發(fā)明內(nèi)容
本文所述的實(shí)施方式提供了包括觸發(fā)器和控制電路的裝置。觸發(fā)器包括觸發(fā)器數(shù)據(jù)輸入端子和觸發(fā)器時(shí)鐘輸入端子?？刂齐娐钒刂齐娐窋?shù)據(jù)輸入端子和控制電路時(shí)鐘輸入端子?？刂齐娐繁慌渲脼樵谘b置的數(shù)據(jù)處理模式下將來自控制電路數(shù)據(jù)輸入端子的弓I入數(shù)據(jù)信號(hào)路由至觸發(fā)器數(shù)據(jù)輸入端子，并將來自控制電路時(shí)鐘輸入端子的引入時(shí)鐘信號(hào)路由至觸發(fā)器時(shí)鐘輸入端子，并被配置為在裝置的數(shù)據(jù)保留模式下獨(dú)立于引入數(shù)據(jù)信號(hào)的值將第一給定固定信號(hào)值應(yīng)用于觸發(fā)器數(shù)據(jù)輸入端子，并獨(dú)立于引入時(shí)鐘信號(hào)的值將第二給定固定信號(hào)值應(yīng)用于觸發(fā)器時(shí)鐘輸入端子。在閱讀完以下詳細(xì)描述并在查看了附圖之后，本領(lǐng)域的技術(shù)人員將理解其它特征和優(yōu)點(diǎn)。


附圖元件并非一定彼此按比例縮放。相同的參考符號(hào)表示相應(yīng)的類似部件?？山M合各個(gè)所示的實(shí)施方式的特征，除非它們互相排斥。在附圖中描繪了實(shí)施方式，并且詳細(xì)描述如下。圖I示出了根據(jù)實(shí)施方式的裝置的示意性框圖。圖2示出了根據(jù)另一實(shí)施方式的裝置的示意圖。圖3示出了根據(jù)又一實(shí)施方式的裝置的示意圖。圖4示出了在圖3中的裝置的數(shù)據(jù)處理模式和數(shù)據(jù)保留模式之間切換的時(shí)序圖。圖5示出了根據(jù)又一實(shí)施方式的裝置的示意圖。圖6示出了反相器和傳輸門的組合作為三態(tài)反相器(tristate inverter)的實(shí)施。圖7示出了 NAND門和傳輸門的組合作為三態(tài)NAND的實(shí)施。圖8示出了根據(jù)實(shí)施方式的方法的流程圖。
具體實(shí)施例方式圖I示出了根據(jù)實(shí)施方式的裝置100 (或寄存器100)的示意性框圖。裝置100包括觸發(fā)器102和控制電路104。觸發(fā)器102包括觸發(fā)器數(shù)據(jù)輸入端子106和觸發(fā)器時(shí)鐘輸入端子108a。控制電路104包括控制電路數(shù)據(jù)輸入端子110和控制電路時(shí)鐘輸入端子112。控制電路104被配置為在裝置100的數(shù)據(jù)處理模式下將來自其控制電路數(shù)據(jù)輸入端子110的弓I入數(shù)據(jù)信號(hào)D路由至觸發(fā)器數(shù)據(jù)輸入端子106，并將來自其控制電路時(shí)鐘輸入端子112的引入時(shí)鐘信號(hào)C路由至觸發(fā)器時(shí)鐘輸入端子108a，并在裝置100的數(shù)據(jù)保留模式下獨(dú)立于弓I入數(shù)據(jù)信號(hào)D的值將第一給定固定信號(hào)值應(yīng)用于觸發(fā)器數(shù)據(jù)輸入端子106。此外，控制電路104被配置為在裝置100的數(shù)據(jù)保留模式下獨(dú)立于引入時(shí)鐘信號(hào)C的值將第二給定固定信號(hào)值應(yīng)用于觸發(fā)器時(shí)鐘輸入端子108a。根據(jù)一些實(shí)施方式，第一給定固定信號(hào)值可等于第二給定固定信號(hào)值。如本文中使用的術(shù)語“路由”是指路由的信號(hào)可以反相或不反相。換言之，控制電路104可以以反相型態(tài)或非反相型態(tài)在數(shù)據(jù)處理模式下在觸發(fā)器102處提供引入數(shù)據(jù)信號(hào)D0此外，“耦接”的含義是指與其間的一個(gè)或多個(gè)元件的直接低阻抗耦接和間接耦接，使得第二節(jié)點(diǎn)處的信號(hào)依賴于耦接至第二節(jié)點(diǎn)的第一節(jié)點(diǎn)處的信號(hào)。換言之，其它元件，特別是開關(guān)元件(如晶體管)或驅(qū)動(dòng)器可被放置在兩個(gè)耦接的元件之間。在兩個(gè)耦接元件之間可放置額外的元件，但不是必須的，因此，兩個(gè)耦接的元件可直接連接(使用低阻抗連接，如電線或跟蹤或?qū)w路徑)。此外，控制電路104可以以反相型態(tài)或非反相型態(tài)在數(shù)據(jù)處理模式下在觸發(fā)器時(shí)鐘輸入端子108a處提供引入時(shí)鐘信號(hào)C。換言之，在裝置100的數(shù)據(jù)處理模式下，觸發(fā)器數(shù)據(jù)輸入端子106處的信號(hào)值基于控制電路數(shù)據(jù)輸入端子110處的引入數(shù)據(jù)信號(hào)D的值，并且觸發(fā)器時(shí)鐘輸入端子108a依賴于控制電路時(shí)鐘輸入端子112處的引入時(shí)鐘信號(hào)C的值。通過在裝置100的數(shù)據(jù)保留模式下將固定值應(yīng)用于觸發(fā)器102的輸入端子106、106a，可以實(shí)現(xiàn)可在數(shù)據(jù)保留模式下使用于數(shù)據(jù)信號(hào)D和時(shí)鐘信號(hào)C的驅(qū)動(dòng)電路(或驅(qū)動(dòng)器)不起作用，而不會(huì)在觸發(fā)器102中產(chǎn)生不期望的漏電流。通過使用于數(shù)據(jù)信號(hào)D和時(shí)鐘信號(hào)C的驅(qū)動(dòng)電路不起作用，這些信號(hào)可以假定未定義的值，這在傳統(tǒng)的方法中會(huì)在數(shù)據(jù)保留模式期間導(dǎo)致在觸發(fā)器102中的上述不期望的漏電流。但是通過將第一給定固定信號(hào)值應(yīng)用于觸發(fā)器數(shù)據(jù)輸入端子106并將第二給定固定信號(hào)值應(yīng)用于觸發(fā)器時(shí)鐘輸入端子108a，在數(shù)據(jù)保留模式下，在裝置100的觸發(fā)器102中不會(huì)產(chǎn)生不期望的漏電流。總之，裝置100能夠使能數(shù)據(jù)保留模式，在該模式下，由于引入數(shù)據(jù)信號(hào)D和引入時(shí)鐘信號(hào)C的未定義值，而在觸發(fā)器102中不會(huì)產(chǎn)生漏電流。因此，觸發(fā)器102之外的時(shí)鐘樹和組合數(shù)據(jù)路徑邏輯可在數(shù)據(jù)保留模式下完全不起作用。由于這些時(shí)鐘樹和數(shù)據(jù)路徑邏輯主要是由消耗高漏電流的快速邏輯門建立的事實(shí)，所以這些邏輯門的無效(deactivation)會(huì)導(dǎo)致明顯的漏電流減小。圖2示出了圖I中的裝置100的可行實(shí)施的示意圖?？刂齐娐?04包括第一 NAND門ND1、第二 NAND門ND7和第一反相器IV8。 此外，控制電路104包括用于接收隔離信號(hào)ISN (或模式選擇信號(hào)ISN)的模式選擇信號(hào)輸入端子202。根據(jù)一些實(shí)施方式，模式選擇信號(hào)ISN可由控制電路104 (例如包括其它元件)或通過連接至模式選擇信號(hào)輸入端子202的裝置100的另一元件來控制。第一 NAND門NDl的第一輸入端子耦接至控制電路數(shù)據(jù)輸入端子110，并且第一NAND門NDl的第二輸入端子耦接至模式選擇信號(hào)輸入端子202。第一 NAND門NDl的輸出端耦接至觸發(fā)器102的觸發(fā)器數(shù)據(jù)輸入端子106。第二 NAND門ND7的第一輸入端子耦接至模式選擇信號(hào)輸入端子202，并且第二 NAND門ND7的第二輸入端子耦接至控制電路時(shí)鐘輸入端子112。第二 NAND門ND7的輸出端子耦接至第一反相器IV8的輸入端子。此外，第二NAND門ND7的輸出端子耦接至觸發(fā)器102的第一觸發(fā)器時(shí)鐘輸入端子108a。第一反相器IV8的輸出端耦接至觸發(fā)器102的第二觸發(fā)器時(shí)鐘輸入端子108b。觸發(fā)器102包括觸發(fā)器數(shù)據(jù)輸入端子106，第一觸發(fā)器時(shí)鐘輸入端子108a和第二觸發(fā)器時(shí)鐘輸入端子108b。此外，觸發(fā)器102包括主鎖存器204和從鎖存器206。此外，觸發(fā)器102包括第一傳輸門TGl。第一傳輸門TGl I禹接在觸發(fā)器數(shù)據(jù)輸入端子106和主鎖存器204的輸入端子或輸入節(jié)點(diǎn)DMN之間。第一傳輸門TGl的反相時(shí)鐘端子耦接至第二觸發(fā)器時(shí)鐘輸入端子108b，且第一傳輸門TGl的非反相時(shí)鐘輸入端子耦接至第一觸發(fā)器時(shí)鐘輸入端子108a。此外，觸發(fā)器102包括第二傳輸門TG3。第二傳輸門TG3耦接在主鎖存器204的輸出端子或輸出節(jié)點(diǎn)與從鎖存器206的輸入端子或輸入節(jié)點(diǎn)DS之間。第二傳輸門TG3的反向時(shí)鐘輸入端子耦接至第一觸發(fā)器時(shí)鐘輸入端子108a，并且第二傳輸門TG3的非反相時(shí)鐘輸入端子耦接至第二觸發(fā)器時(shí)鐘輸入端子108b。此外，觸發(fā)器102包括第二反相器IV6。第二反相器IV6的輸入端子耦接至從鎖存器106的輸出端子或輸出節(jié)點(diǎn)DSN。第二反相器IV6的輸出端子耦接至觸發(fā)器102的觸發(fā)器數(shù)據(jù)輸出端子208。在圖2所示的實(shí)施方式中。主鎖存器204包括耦接在主鎖存器204的輸入節(jié)點(diǎn)DMN和輸出節(jié)點(diǎn)DM之間的第三反相器IV2。此外，主鎖存器204包括第四反相器IV3和第三傳輸門TG2。第四反相器IV3的輸入端子耦接至主鎖存器204的節(jié)點(diǎn)DM。傳輸門TG2耦接在第四反相器IV3的輸出端子和主鎖存器204的輸入節(jié)點(diǎn)DMN之間。第三傳輸門TG2的反相時(shí)鐘輸入端子耦接至觸發(fā)器時(shí)鐘輸入端子108a，并且第三傳輸門TG2的非反相時(shí)鐘輸入端子耦接至第二觸發(fā)器時(shí)鐘輸入端子108b。從鎖存器206包括耦接在從鎖存器206的輸入節(jié)點(diǎn)DS和節(jié)點(diǎn)輸出DSN之間的第五反相器IV4。此外，從鎖存器206包括第六反相器IV5和第四傳輸門TG4。第六反相器IV5的輸入端子耦接至從鎖存器206的輸出節(jié)點(diǎn)DSN。第四傳輸門TG4耦接在第六反相器IV5的輸出端子和從鎖存器206的輸入節(jié)點(diǎn)DS之間。第四傳輸門TG4的反相時(shí)鐘輸入端子耦接至第二觸發(fā)器時(shí)鐘輸入端子108b，并且第四傳輸門TG4的非反相時(shí)鐘輸入端子耦接至第一觸發(fā)器時(shí)鐘輸入端子108a。在下面描述了裝置100的功能。裝置100包括主鎖存器204和從鎖存器206作為存儲(chǔ)元件。在數(shù)據(jù)處理模式期間，隨著時(shí)鐘信號(hào)C的上升沿，電流控制電路數(shù)據(jù)輸入端子110處的電流數(shù)據(jù)位被存儲(chǔ)在主鎖存器204中(其中C=l，因此，CN=O, CP=D0因此，第一傳輸門TGl處于非導(dǎo)通狀態(tài)，并將觸發(fā)器數(shù)據(jù)輸入端子106與主鎖存節(jié)點(diǎn)DMN和DM隔離，同時(shí)，由于導(dǎo)通的第三傳輸門TG2，主鎖存器204內(nèi)的反饋被激活。由于C=l(第二傳輸門TG3是導(dǎo)通的)，所以通過透明的從鎖存器206將存儲(chǔ)在主鎖存器204中的數(shù)據(jù)位路由至觸發(fā)器 數(shù)據(jù)輸出端子208。反之亦然，隨著時(shí)鐘信號(hào)C的下降沿，即C=0，從鎖存器206與主鎖存器204 (第二傳輸門TG3處于非導(dǎo)通狀態(tài))隔離，來自主鎖存器204的數(shù)據(jù)位被存儲(chǔ)在從鎖存器206(TG4是導(dǎo)通的，這意味著從鎖存器206中的反饋是激活的)中。此外，由于第一導(dǎo)通傳輸門TG1，觸發(fā)器數(shù)據(jù)輸入端子106處的值被路由至主鎖存器節(jié)點(diǎn)DMN和DM。此外，在進(jìn)入裝置100的待機(jī)或數(shù)據(jù)保留模式之前，時(shí)鐘C被停止，這意味著在電流IC實(shí)施中，觸發(fā)器時(shí)鐘輸入端子被保持在C=O (例如CN=I，CP=O)。這些時(shí)鐘輸入端子處的值在切換回?cái)?shù)據(jù)處理模式之后可包括上升沿或值C=I(CN=0, CP=D0這意味著，在進(jìn)入數(shù)據(jù)保留模式之前，由于C=0，所以對(duì)于所有寄存器(或觸發(fā)器)，從鎖存器206立即與主鎖存器204隔離(TG3不導(dǎo)通)，并且從鎖存器206存儲(chǔ)來自主鎖存器204 (TG4導(dǎo)通)的數(shù)據(jù)，同時(shí)，由于導(dǎo)通的第一傳輸門TG1，觸發(fā)器數(shù)據(jù)輸入端子106處的值不與主鎖存器節(jié)點(diǎn)DMN和DM相隔離。在沒有耦接至觸發(fā)器數(shù)據(jù)輸入端子的控制電路104的常規(guī)寄存器中，當(dāng)在數(shù)據(jù)保留模式下將提供引入數(shù)據(jù)信號(hào)D的邏輯門與電源電壓解耦時(shí)，觸發(fā)器數(shù)據(jù)輸入端子會(huì)取得(至少一段時(shí)間)未定義值，這會(huì)在該常規(guī)寄存器的門IV2和IV3中產(chǎn)生漏電流。在裝置100中，通過引入額外的控制信號(hào)ISN和用于隔離引入數(shù)據(jù)信號(hào)D和引入時(shí)鐘信號(hào)C的其它晶體管功能來解決這個(gè)問題。在下文中，將結(jié)合觸發(fā)器102來描述控制電路104的詳細(xì)功能。對(duì)于ISN=I,圖2中所示的寄存器的功能與沒有控制電路104的常規(guī)寄存器相同，對(duì)于ISN1=1，NAND門NDI和ND7的動(dòng)作如同正常反相器。但對(duì)于ISN=O,在CN = I且CP=O時(shí)，獨(dú)立于時(shí)鐘信號(hào)C的值，通過第二 NAND門ND7和第一反相器IV8來保持時(shí)鐘C的內(nèi)部值CN和CP，。換言之，對(duì)于C=0，從鎖存器206保持與主鎖存器204相隔離。此外，由于第一 NAND門ND1、第一導(dǎo)通傳輸門TGl和第三反相器IV2以及節(jié)點(diǎn)DMN被設(shè)置為0，因此，DMN和DM值獨(dú)立于控制電路數(shù)據(jù)輸入端子110處的值。換言之，節(jié)點(diǎn)110對(duì)于ISN=O而被隔離，使得數(shù)據(jù)信號(hào)D的值不會(huì)通過寄存器的數(shù)據(jù)輸入接口(或觸發(fā)器數(shù)據(jù)輸入端子106)對(duì)電流產(chǎn)生影響。因此，通過在完整數(shù)據(jù)保留模式期間，ISN的恒定值為0，裝置100允許時(shí)鐘信號(hào)C的時(shí)鐘樹和用于提供數(shù)據(jù)信號(hào)D的(組合)邏輯門與電源電壓解耦，從而在不丟失存儲(chǔ)在觸發(fā)器102的從鎖存器206中的信息的情況下最大限度地減小漏電流?？傊?，在裝置100的數(shù)據(jù)處理模式下，保持ISN=I且對(duì)于數(shù)據(jù)信號(hào)D和引入時(shí)鐘信號(hào)C，NAND門NDI、ND7表現(xiàn)得如反相器那樣。但在數(shù)據(jù)保留模式下，即對(duì)于ISN=O,獨(dú)立于數(shù)據(jù)信號(hào)D的值和時(shí)鐘信號(hào)C的值，觸發(fā)器數(shù)據(jù)輸入端子106被設(shè)定為第一固定值(邏輯I )，第一觸發(fā)器時(shí)鐘輸入端子108a被設(shè)定為第二固定值(邏輯1，CN=1)，并且第二觸發(fā)器時(shí)鐘輸入端子108b被設(shè)定為另一固定值(邏輯0，CP=O)。通過具有CP=O和CN=1，第一傳輸門TGl導(dǎo)通，因此主鎖存器204保持邏輯值I。此外，通過第二傳輸門TG3的非導(dǎo)通狀態(tài)，從鎖存器206與主鎖存器204隔離。此外，由于第四傳輸門TG4的導(dǎo)通狀態(tài)，數(shù)據(jù)處理模式下的存儲(chǔ)在從鎖存器206中的信息就被保存在從鎖存器206中。因此，可以看出，在數(shù)據(jù)保留模式下，主鎖存器204和從鎖存器206的狀態(tài)獨(dú)立于引入數(shù)據(jù)信號(hào)D和引入時(shí)鐘信號(hào)C的值。因此，可在數(shù)據(jù)保留模式下使用于數(shù)據(jù)信號(hào)D和 時(shí)鐘信號(hào)C的驅(qū)動(dòng)器不起作用，以降低裝置100的電流消耗。換言之，裝置100可被配置為在裝置100的數(shù)據(jù)保留模式下使用于驅(qū)動(dòng)數(shù)據(jù)信號(hào)D的第一驅(qū)動(dòng)器和用于驅(qū)動(dòng)驅(qū)動(dòng)時(shí)鐘信號(hào)C的第二驅(qū)動(dòng)器不起作用。此外，裝置100可被配置為在數(shù)據(jù)保持模式下維持用于主鎖存器204和從鎖存器206的電源電壓，使得在數(shù)據(jù)保持模式下，主鎖存器204和從鎖存器206是運(yùn)行著的。通過保持主鎖存器204和從鎖存器206上的電源電壓，可以實(shí)現(xiàn)當(dāng)從數(shù)據(jù)保留模式切換回?cái)?shù)據(jù)處理模式時(shí)，存儲(chǔ)在從鎖存器206中的值仍然有效，此外，主鎖存器204具有確定的狀態(tài)。因此，從鎖存器206至主鎖存器204沒有附加的反饋回路是必要的，否則這將消耗額外電流和裝置100的芯片上的額外面積。換言之，裝置100在主鎖存器204和從鎖存器206的外部是無反饋的(諸如主鎖存器204的狀態(tài)在數(shù)據(jù)處理模式和數(shù)據(jù)保留模式中獨(dú)立于從鎖存器206中的狀態(tài))。在圖2的例子中，盡管控制電路104被配置為根據(jù)其它實(shí)施方式使用第一 NAND門NDl組合引入數(shù)據(jù)信號(hào)D與模式選擇信號(hào)ISN，并使用第二 NAND門ND7組合時(shí)鐘信號(hào)C與模式選擇信號(hào)ISN，也可使用其它邏輯組合(例如，NOR門)。一般而言，控制電路104可被配置為(邏輯地)組合模式選擇信號(hào)ISN與引入時(shí)鐘信號(hào)C和引入數(shù)據(jù)信號(hào)D。此外，控制電路104可被配置為在數(shù)據(jù)處理模式和數(shù)據(jù)保留模式中將模式選擇信號(hào)ISN與引入時(shí)鐘信號(hào)C的組合結(jié)果提供給第一觸發(fā)器時(shí)鐘輸入端子108a(并將反相結(jié)果提供給第二觸發(fā)器時(shí)鐘輸入端子108b)。此外，控制電路104可被配置為將模式選擇信號(hào)ISN與引入數(shù)據(jù)信號(hào)D的組合結(jié)果提供給觸發(fā)器數(shù)據(jù)輸入端子106。如前所述，模式選擇信號(hào)ISN的第一信號(hào)值(ISN=I)可對(duì)應(yīng)于數(shù)據(jù)處理模式，且模式選擇信號(hào)ISN的第二信號(hào)值(ISN=O)可對(duì)應(yīng)于數(shù)據(jù)保留模式。控制電路104可被配置為組合模式選擇信號(hào)ISN與引入時(shí)鐘信號(hào)C，使得對(duì)于模式選擇信號(hào)ISN的第一信號(hào)值(ISN=1，對(duì)應(yīng)于數(shù)據(jù)處理模式)，模式選擇信號(hào)ISN和引入數(shù)據(jù)信號(hào)D的組合結(jié)果遵循(以反相或非反相型態(tài))引入數(shù)據(jù)信號(hào)D，并且模式選擇信號(hào)ISN和引入時(shí)鐘信號(hào)C的組合結(jié)果遵循(以反相或非反相型態(tài))引入時(shí)鐘信號(hào)C。此外，控制電路104可被配置為使得對(duì)于模式選擇信號(hào)ISN(ISN=0，對(duì)應(yīng)于數(shù)據(jù)保留模式)的第二信號(hào)值，獨(dú)立于引入時(shí)鐘信號(hào)C的狀態(tài)和引入數(shù)據(jù)信號(hào)D的狀態(tài)，模式選擇信號(hào)ISN和引入數(shù)據(jù)信號(hào)D的組合結(jié)果為第一信號(hào)值(例如，被反轉(zhuǎn)為模式選擇信號(hào)ISN的第二信號(hào)值)，并且模式選擇信號(hào)ISN和引入時(shí)鐘信號(hào)C的組合結(jié)果為第二給定固定值(例如，等于第一給定固定值)。如前所述，根據(jù)其它實(shí)施方式，裝置100可被配置為確保在數(shù)據(jù)處理模式下并且在緊接著切換到數(shù)據(jù)保持模式之前，將在觸發(fā)器時(shí)鐘輸入端子108a上的時(shí)鐘信號(hào)C的信號(hào)值(例如，C=O)引導(dǎo)為等于第二給定固定信號(hào)值(CN=I)的信號(hào)值(CN=1)，使得在從數(shù)據(jù)處理模式切換至數(shù)據(jù)保持模式時(shí)，第一觸發(fā)器時(shí)鐘輸入端子108a上的信號(hào)(和第二觸發(fā)器時(shí)鐘輸入端子108b上的信號(hào))保持不變。在圖2中所示的實(shí)施方式中，在緊接著切換到數(shù)據(jù)保存模式(對(duì)應(yīng)于ISN=O) 之前，引入時(shí)鐘信號(hào)C具有引導(dǎo)為CN=I且CP=O的值，且在這種狀態(tài)下時(shí)，裝置100從數(shù)據(jù)處理模式變?yōu)閿?shù)據(jù)保留模式，即ISN從I變?yōu)?，CN和CP的狀態(tài)保持不變，即，其它邊沿不會(huì)被施加至觸發(fā)器時(shí)鐘輸入端子108a、108b。如前所述，在裝置100的數(shù)據(jù)保留模式下，主鎖存器204與從鎖存器206隔離。這可通過具有耦接至第一觸發(fā)器時(shí)鐘輸入端子108a和第二觸發(fā)器時(shí)鐘輸入端子108b的第二傳輸門TG3來實(shí)現(xiàn),使得對(duì)于通過控制電路100應(yīng)用于第一觸發(fā)器時(shí)鐘輸入端子108a(CN=I)的第二給定固定值，和由此應(yīng)用于第二觸發(fā)器時(shí)鐘輸入端子108b (CP=O)的反相型態(tài)，第二傳輸門TG3處于高阻抗?fàn)顟B(tài)并將主鎖存器204與從鎖存器206隔離。圖3示出了根據(jù)另一實(shí)施方式的裝置300。裝置300擴(kuò)展了圖2中所示的裝置100，并另外還具有復(fù)位功能。裝置300包括控制電路304和觸發(fā)器302?？刂齐娐?04不同于圖2中所示的控制電路104。其另外還包括第三NAND門ND9。第三NAND門ND9的第一輸入端子耦接至控制電路304的模式選擇輸入端子202。第三NAND門ND9的第二輸入端子耦接至控制電路304的復(fù)位輸入端子305，用于接收復(fù)位信號(hào)R。第三NAND門ND9的輸出端子耦接至觸發(fā)器復(fù)位輸入端子307。此外，觸發(fā)器302不同于觸發(fā)器102，因?yàn)樗哂蓄~外的復(fù)位輸入端子307并包括主鎖存器314和從鎖存器316(每一個(gè)均提供復(fù)位功能)，從而提供復(fù)位功能。主鎖存器314不同于主鎖存器204，因?yàn)榈谒姆聪嗥鱅V3可由第四NAND門ND3替換。第四NAND門ND3的第一輸入端子耦接至節(jié)點(diǎn)DM，并且第四NAND門ND3的第二輸入端子耦接至觸發(fā)器302的復(fù)位輸入端子307。第四NAND門ND3的輸出端子耦接至第三傳輸門TG2。此外，從鎖存器316不同于從鎖存器206，因?yàn)榈谖宸聪嗥鱅V4可由第五NAND門ND4替換。第五NAND門ND4的第一輸入端子耦接至復(fù)位輸入端子307，第五NAND門ND4的第二輸入端子耦接至從鎖存器316的節(jié)點(diǎn)DS，并且第五NAND門ND4的輸出端子耦接至從鎖存器316的節(jié)點(diǎn)DSN?？刂齐娐?04被配置為在裝置300的數(shù)據(jù)處理模式下將來自其控制電路復(fù)位輸入端子305的引入復(fù)位信號(hào)R路由至觸發(fā)器復(fù)位輸入端子307。如從圖3中可看出的，控制電路304將反相型態(tài)RN下的引入復(fù)位信號(hào)R路由至觸發(fā)器復(fù)位輸入端子307。此外，控制電路304被配置為在裝置300的數(shù)據(jù)保留模式下(當(dāng)ISN=O時(shí))獨(dú)立于復(fù)位信號(hào)R的值將第三給定固定信號(hào)值應(yīng)用于復(fù)位輸入端子307 (如RN=1)?？傊?，圖3示出了圖2中所示的裝置100的可能普遍化(generalization)。裝置300或寄存器300包括額外的復(fù)位輸入端子305，其運(yùn)行會(huì)通向異步觸發(fā)器輸出端子208，這意味著觸發(fā)器輸出端子208獨(dú)立于時(shí)鐘信號(hào)C被設(shè)置為O (在數(shù)據(jù)處理模式下)?？梢约僭O(shè)立即在變?yōu)閿?shù)據(jù)保留模式之前，復(fù)位信號(hào)R (即在圖3的情況下，R=O)是無效的，因?yàn)樵谄渌闆r下，IC(包括裝置300)或至少其部分將處于復(fù)位狀態(tài)，在該狀態(tài)下，從鎖存器316的數(shù)據(jù)內(nèi)容將被設(shè)置為零。獨(dú)立于復(fù)位信號(hào)R的電流值，激活數(shù)據(jù)保留模式(即將ISN設(shè)置為O)會(huì)導(dǎo)致RN=1。因此，在數(shù)據(jù)保留模式下，提供復(fù)位信號(hào)R的部分電路可以與電源電壓解耦，同時(shí)不會(huì)丟失存儲(chǔ)于裝置或寄存器300的從鎖存器316中的信息。將觸發(fā)器302的不同輸入信號(hào)與模式選擇信號(hào)I SN組合的圖3中所不的實(shí)施方式可被擴(kuò)展為觸發(fā)器302的其它功能擴(kuò)展(例如，表現(xiàn)出使能信號(hào)或掃描信號(hào)的觸發(fā)器型態(tài))。下文中，將使用圖4詳細(xì)地描述圖3中所示的裝置300的時(shí)序行為。 IC通常包括多個(gè)這樣的裝置或寄存器300。因此，在下文中，假設(shè)IC具有多個(gè)裝置300，所有裝置都可通過在系統(tǒng)級(jí)上切換信號(hào)PW和模式選擇信號(hào)ISN而在數(shù)據(jù)處理模式或數(shù)據(jù)保留模式下操作。在進(jìn)入數(shù)據(jù)保留模式之前，所有受影響的寄存器(或裝置)的時(shí)鐘輸入112 (由此為時(shí)鐘信號(hào)C)都被設(shè)置為零。此外，假設(shè)在立即進(jìn)入數(shù)據(jù)保留模式(即在圖3所述的情況下R=O)之前，復(fù)位信號(hào)R是無效的。因此，每一個(gè)涉及的寄存器都可與其輸入接口隔離，同時(shí)不會(huì)丟失存儲(chǔ)在寄存器中的信息，只要寄存器供應(yīng)有電源電壓，且復(fù)位和時(shí)鐘信號(hào)的內(nèi)部值RN、CN和CP保持其值不變。后者則是通過激勵(lì)系統(tǒng)級(jí)上的信號(hào)ISN，即通過ISN的下降沿(和完整的數(shù)據(jù)保留模式的ISN的不變值O)來實(shí)現(xiàn)。這會(huì)導(dǎo)致RN=1、CN=I且CP=0，從而確保從鎖存器316不會(huì)變?yōu)閺?fù)位狀態(tài)。因此，從鎖存器316保留所存儲(chǔ)的日期。隨后對(duì)于ISN的下降沿，在數(shù)據(jù)保留模式下不需要的IC的每個(gè)電路部分可與電源電壓解耦。這可通過使系統(tǒng)級(jí)上的信號(hào)PW無效，即，通過貫穿整個(gè)數(shù)據(jù)保留模式的PW的下降沿和PW的不變值O來執(zhí)行。作為其結(jié)果，寄存器的所有輸入信號(hào)(除了 ISN，圖3中的D、C和R)可采用未定義的值，同時(shí)不會(huì)導(dǎo)致裝置300或包括裝置300的IC出現(xiàn)故障。對(duì)于切換回?cái)?shù)據(jù)處理模式，在系統(tǒng)級(jí)上激勵(lì)信號(hào)PW，即觸發(fā)上升沿PW。因此，包括裝置300的IC的所有部件(已經(jīng)在數(shù)據(jù)保留模式期間與電源電壓解耦)再次耦接至電源電壓。這樣的結(jié)果是寄存器或裝置的數(shù)據(jù)輸入110采取其之前(在立即離開數(shù)據(jù)處理模式之前)的值。這樣做的原因是，在給定觸發(fā)器的輸入端子110處的值由通過某些組合的門實(shí)現(xiàn)的來自其它觸發(fā)器的寄存器輸出值Q的布爾(Boolean)組合引起。所有寄存器輸出值Q仍然具有它們的舊值(因?yàn)榧僭O(shè)所有相關(guān)的寄存器都不與電源電壓解耦)。在假設(shè)常數(shù)值D之后，可以關(guān)閉寄存器的隔離，因?yàn)楝F(xiàn)在，控制電路時(shí)鐘輸入端子112和控制電路復(fù)位輸入端子305已采用它們的舊值(其值都為零)，它們?cè)诹⒓措x開數(shù)據(jù)處理模式之前具有舊值?，F(xiàn)在，所有的寄存器和整個(gè)IC (包括裝置300)都再次具有功能性。總之，如圖3所示的具有可隔離輸入接口和數(shù)據(jù)保存的邊沿觸發(fā)寄存器300具有以下優(yōu)點(diǎn)。組合數(shù)據(jù)路徑以及寄存器300以外的時(shí)鐘和復(fù)位樹可以在數(shù)據(jù)保留模式下完全(或至少部分)無效。由于這些數(shù)據(jù)路徑，時(shí)鐘樹和復(fù)位樹主要由快速切換邏輯門組成，這些門消耗大量的漏電流。因此，使這些電路無效意味著顯著的漏電流減少。此外，ISN (和PW)的少數(shù)驅(qū)動(dòng)器并不一定需要快速或很強(qiáng)，使得這些驅(qū)動(dòng)器只需要少量產(chǎn)生的漏電流(在數(shù)據(jù)保留模式期間)。此外，由于數(shù)據(jù)保留模式期間的主鎖存器204、314的狀態(tài)總是已知(DMN=I且DM=O)的，主鎖存器204、314的晶體管(例如，在反相器IV2、IV3中，傳輸門TG2和/或NAND門ND3)可以關(guān)于數(shù)據(jù)保留模式下的這種狀態(tài)的漏電流來最優(yōu)化。在圖2和3中所示的實(shí)施方式中，主鎖存器314的晶體管可被最優(yōu)化為使得與DMN=O和DM=I的其它情況相比，對(duì)于DMN=I和DM=O,漏電流減小。換言之,主鎖存器204、314的晶體管可被配置為使得對(duì)于數(shù)據(jù)保留模式下的主鎖存器204、314的狀態(tài)，電流消耗小于等于數(shù)據(jù)處理模式下的主鎖存器204、314的其它狀態(tài)的電流消耗。圖5示出了根據(jù)又一實(shí)施方式的裝置的示意圖。裝置500是裝置300的可選實(shí)現(xiàn)方式，即它們的功能是相同的。裝置500不同于裝置300，因?yàn)檠b置500的觸發(fā)器502略不同于裝置300的觸發(fā)器302。觸發(fā)器502的不同在于第二傳輸門TG3由所謂的三態(tài)反相器TI3替換。此外，觸發(fā)器502的從鎖存器516不同于圖2所示的從鎖存器206，因?yàn)榈诹聪嗥鱅V5由第六NAND門ND5替換。第六NAND門ND5的第一輸入端子耦接至第五反相器IV4的輸出端子、第六NAND門ND5的第二輸入端子耦接至觸發(fā)器復(fù)位輸入端子307，并且第 六NAND門DN5的輸出端子耦接至第四傳輸門TG4。此外，在從鎖存器516中，由于三態(tài)反相器TI3已經(jīng)提供了反相，所以節(jié)點(diǎn)DS和DSN被交換。因此，裝置500的第二反相器IV6的輸入端子耦接至第五反相器IV4的輸入端，并且不會(huì)像圖2所示的裝置100中的情況那樣耦接至第五反相器IV4的輸出端。換言之，圖5示出了如圖3所示的具有復(fù)位的數(shù)據(jù)保留觸發(fā)器的具有復(fù)位的數(shù)據(jù)保留觸發(fā)器的替代解決方案。圖6不出了反相器IV和傳輸門TG的組合如何作為三態(tài)反相器TI來實(shí)施。三態(tài)反相器TI包括第一 P溝道晶體管ΤΡ0、第二 P溝道晶體管TPl、第二 η溝道晶體管TNl和第
一η溝道晶體管TNO的串聯(lián)連接。第一 P溝道晶體管TPO的門端子形成三態(tài)反相器TI的反相輸入端子，并且第一 η溝道晶體管TNO的門端子形成三態(tài)反相器TNO的非反相輸入端子。三態(tài)反相器TI的反相輸入端子和非反相輸入端子連接至三態(tài)反相器TI的共用輸入端子Α。第二 P溝道晶體管TPI的門端子形成三態(tài)反相器TI的反相時(shí)鐘輸入端，并且第二 η溝道晶體管TNl的門端子形成三態(tài)反相器TI的非反相時(shí)鐘輸入端。第二 P溝道晶體管TPI的漏端子連接至第二 η溝道晶體管TNl的漏端子，并且連接至三態(tài)反相器TI的共用輸出端
子Zo此外，圖7示出了如何通過第一三態(tài)NAND TINl或第二三態(tài)NANDTIN2來實(shí)施NAND門ND和傳輸門TG的組合。第一三態(tài)NAND門TINl包括并聯(lián)連接的第一 P溝道晶體管TPO和第二 P溝道晶體管TPl。第二 P溝道晶體管TPl的門端子連接至第一三態(tài)NAND TINl的第一輸入端子Α。第一 P溝道晶體管TPO的門端子連接至第一三態(tài)NAND TINl的第一輸入端子B。此外，第一三態(tài)NAND TINl包括串聯(lián)連接的第一 η溝道晶體管ΤΝ0、第二 η溝道晶體管ΤΝ1、第三η溝道晶體管ΤΝ2和第三ρ溝道晶體管ΤΡ2。該串聯(lián)連接與并聯(lián)連接的第一P溝道晶體管TPO和第二 P溝道晶體管TPl串聯(lián)連接。 第一 η溝道晶體管TNO的門端子連接至第二輸入端子B，第二 η溝道晶體管TNl的門端子連接至第一輸入端子Α。第三η溝道晶體管ΤΝ2的門端子形成第一三態(tài)NAND TINl的非反相時(shí)鐘輸入端子。第三P溝道晶體管ΤΡ2的門端子形成第一三態(tài)NAND TINl的反相時(shí)鐘輸入端子。第三η溝道晶體管ΤΝ2的漏端子和第三ρ溝道晶體管ΤΡ2的漏端子連接至第一三態(tài)NAND TINl的共用輸出端子Ζ。第二三態(tài)NAND ΤΙΝ2不同于第一三態(tài)NAND TINl，因?yàn)榈谝?ρ溝道晶體管TPO平行于第二 P溝道晶體管TPl和第三P溝道晶體管ΤΡ2。因此，第一 P溝道晶體管TPO的漏端子也連接至第二三態(tài)NAND ΤΙΝ2的共用輸入端子Ζ。因此，本發(fā)明的其它實(shí)施方式可通過作為三態(tài)反相器實(shí)施反相器和傳輸門的組協(xié)作為三態(tài)反相器以及NAND門和傳輸門的組協(xié)作為三態(tài)NAND(例如，在裝置100、300、500中)來實(shí)現(xiàn)。根據(jù)其它實(shí)施方式，且如前面已經(jīng)提到的，NAND門ND7和ND9的輸出(信號(hào)CN、CP和RN)可以用于寄存器的多個(gè)觸發(fā)器。換言之，根據(jù)實(shí)施方式的裝置可包括多個(gè)觸發(fā)器，其中，觸發(fā)器的時(shí)鐘輸入端子均耦接至裝置的控制電路的同一端子(在其上，控制電路在數(shù)據(jù)保留模式期間提供第二固定信號(hào)值并在數(shù)據(jù)處理模式下提供時(shí)鐘信號(hào)C (以反相或非反相型態(tài)))。相同的結(jié)構(gòu)可應(yīng)用于觸發(fā)器復(fù)位輸入端子。 換言之，耦接至模式選擇信號(hào)ISN (ND7和ND9)的寄存器內(nèi)的一些電路在多位寄存器中可重用，因此只需要一次，盡管寄存器例如用于四位而建立?？傊疚乃龅膶?shí)施方式提供了邊沿觸發(fā)的寄存器(觸發(fā)器)，其具有可隔離的輸入接口(例如可隔離的數(shù)據(jù)、時(shí)鐘和復(fù)位輸入端)，和用于具有數(shù)據(jù)保留模式或睡眠或備用模式(通過該模式可中斷正常模式(數(shù)據(jù)處理模式))的集成半導(dǎo)體的數(shù)據(jù)保留。在數(shù)據(jù)保留模式下，IC僅消耗很少的靜態(tài)漏電流。此外，根據(jù)一個(gè)實(shí)施方式，IC能夠在從數(shù)據(jù)保留模式變?yōu)閿?shù)據(jù)處理模式之后立即繼續(xù)進(jìn)行數(shù)據(jù)處理。此外，在已經(jīng)存在的開發(fā)周期以及IC的實(shí)施中，可不費(fèi)努力即可實(shí)施根據(jù)本文所述的實(shí)施方式的具有可隔離的輸入接口的裝置或寄存器。這尤其適用于數(shù)據(jù)處理模式和數(shù)據(jù)保留模式之間的改變期間的寄存器的接口信號(hào)的相關(guān)時(shí)序行為。在實(shí)施方式中，切換網(wǎng)和切換電路(根據(jù)組合或順序邏輯)的大部分可通過高抗阻切換的方式與電源電壓(例如與正供給電位VDD或供給接地VSS)解耦。在實(shí)施方式中，至少一部分切換寄存器保持與電源電壓耦接，從而保留存儲(chǔ)于這些寄存器中的信息。換言之，大部分寄存器保持連接至電源電壓，即使在數(shù)據(jù)保留模式下也如此。因此，這些寄存器(例如，寄存器100、300、500)可與IC的一部分(其與電源電壓解耦)隔離，這否則就會(huì)通過寄存器的輸入接口引起意外和不可控的漏電流或傳輸電流。此外，對(duì)于從數(shù)據(jù)處理模式至數(shù)據(jù)保留模式的變化，在立即變?yōu)閿?shù)據(jù)保留模式之前以及在立即繼續(xù)進(jìn)行數(shù)據(jù)處理模式之后，時(shí)鐘信號(hào)(例如，時(shí)鐘信號(hào)C和復(fù)位R)具有布爾值O。換言之，在立即改變?yōu)閿?shù)據(jù)保留模式之前以及在立即在繼續(xù)進(jìn)行數(shù)據(jù)處理模式之后，時(shí)鐘信號(hào)可以物理地連接至較低的供給電位VSS。圖8示出了根據(jù)又一實(shí)施方式的用于包括觸發(fā)器和控制電路的裝置的方法800的流程圖。方法800包括步驟802，其中，在裝置的數(shù)據(jù)處理模式下，將來自控制電路的控制電路數(shù)據(jù)輸入端子的引入數(shù)據(jù)信號(hào)路由至觸發(fā)器的觸發(fā)器數(shù)據(jù)輸入端子，并將來自控制電路的控制電路時(shí)鐘輸入端子的引入時(shí)鐘信號(hào)路由至觸發(fā)器的觸發(fā)器時(shí)鐘輸入端子。此外，方法800包括步驟804，其中，在裝置的數(shù)據(jù)保留模式下，獨(dú)立于引入數(shù)據(jù)信號(hào)值將第一給定固定信號(hào)值應(yīng)用于觸發(fā)器數(shù)據(jù)輸入端子，并獨(dú)立于引入時(shí)鐘信號(hào)值將第二給定固定信號(hào)值應(yīng)用于觸發(fā)器時(shí)鐘輸入端子。盡管在裝置的背景下描述了一些方面，但很明顯的是，這些方面也代表相應(yīng)方法的描述，其中，框或裝置對(duì)應(yīng)于方法步驟或方法步驟的功能的描述。類似地，在方法步驟的背景下描述的方面也代表相應(yīng)裝置的相應(yīng)框或項(xiàng)或功能的描述。一些或所有的方法步驟可通過(或使用)硬件裝置(如例如微處理器、可編程計(jì)算機(jī)或電子電路)來執(zhí)行。在一些實(shí)施方式中，最重要的方法步驟中的一些、一個(gè)或多個(gè)可以通過這種裝置來執(zhí)行。根據(jù)某些實(shí)施要求，本發(fā)明的實(shí)施方式可以在硬件或軟件上實(shí)施?？墒褂镁哂写鎯?chǔ)在其上的電子可讀控制信號(hào)的電子存儲(chǔ)介質(zhì)(例如軟盤、DVD、藍(lán)光、⑶、R0M、PR0M、EPR0M、EEPROM或閃存)來執(zhí)行，電子可讀控制信號(hào)與可編程計(jì)算機(jī)系統(tǒng)協(xié)作(或能夠與其協(xié)作)，以執(zhí)行相應(yīng)的方法。因此，數(shù)字存儲(chǔ)介質(zhì)可為計(jì)算機(jī)可讀的。根據(jù)本發(fā)明的一些實(shí)施方式包括具有電子可讀控制信號(hào)的數(shù)據(jù)載體，其能夠與可編程計(jì)算機(jī)系統(tǒng)協(xié)作，以執(zhí)行本文所述的方法之一。 一般情況下，本發(fā)明的實(shí)施方式可以被實(shí)現(xiàn)為具有程序代碼的計(jì)算機(jī)程序，當(dāng)計(jì)算機(jī)程序產(chǎn)品在計(jì)算機(jī)上運(yùn)行時(shí)，程序代碼對(duì)于執(zhí)行方法之一是可操作的。程序代碼可例如存儲(chǔ)在機(jī)器可讀載體。其它實(shí)施方式包括存儲(chǔ)在機(jī)器可讀載體中的用于執(zhí)行本文所述的方法之一的計(jì)算機(jī)程序。換言之，本發(fā)明的實(shí)施方式由此為具有當(dāng)在計(jì)算機(jī)上運(yùn)行時(shí)用于執(zhí)行本文所述的方法之一的程序代碼的計(jì)算機(jī)程序。本發(fā)明的其它實(shí)施方式由此為包括記錄在其上的用于執(zhí)行本文所述的方法之一的計(jì)算機(jī)程序的數(shù)據(jù)載體(或數(shù)字存儲(chǔ)介質(zhì)，或計(jì)算機(jī)可讀介質(zhì))。數(shù)據(jù)載體、數(shù)字存儲(chǔ)介質(zhì)或記錄介質(zhì)通常是有形和/或非過渡的。本發(fā)明的又一實(shí)施方式由此為代表用于執(zhí)行本文所述的方法之一的計(jì)算機(jī)程序的數(shù)據(jù)流或一序列信號(hào)。數(shù)據(jù)流或一序列信號(hào)例如可被配置為經(jīng)由數(shù)據(jù)通信連接(例如經(jīng)由互聯(lián)網(wǎng))來傳輸。其它實(shí)施方式包括被配置或適用于執(zhí)行本文所述的方法之一的處理裝置，例如計(jì)算機(jī)或可編程邏輯裝置。又一實(shí)施方式包括具有安裝在其上的用于執(zhí)行本文所述的方法之一的計(jì)算機(jī)程序的計(jì)算機(jī)。又一實(shí)施方式包括被配置為將用于執(zhí)行本文所述的方法之一的計(jì)算機(jī)程序傳輸(例如，電子地或光學(xué)地)至接收器的裝置或系統(tǒng)。接收器可為例如電腦、移動(dòng)裝置、存儲(chǔ)裝置等。裝置或系統(tǒng)可例如包括用于將計(jì)算機(jī)程序傳輸?shù)浇邮掌鞯奈募?wù)器。在一些實(shí)施方式中，可編程邏輯器件(例如現(xiàn)場可編程門陣列)可以被用來執(zhí)行本文所述方法的部分或全部功能。在一些實(shí)施方式中，現(xiàn)場可編程門陣列可與微處理器協(xié)作，以執(zhí)行本文所述的方法之一。一般來說，這些方法優(yōu)選地由任何硬件裝置來執(zhí)行。術(shù)語，諸如“第一”、“第二”等用于描述各種元件、區(qū)域、部分等，且其不旨在是限制性的。在整個(gè)說明書中，相同的術(shù)語指相同的元件。如本文所使用的,術(shù)語“具有”、“包含(including)”、“包括(comprising)”等是開放性的術(shù)語，它們均指所陳述的元件和特征的存在，而并不排除另外的元件或特征。除非上下文中明確地另有指明，否則冠詞“一個(gè)(a)”、“一個(gè)(an)”以及“所述”旨在包括復(fù)數(shù)和單數(shù)。應(yīng)理解，除非另有特別指明，否則本文所述的各個(gè)實(shí)施方式的特征可彼此相組 合。盡管已在本文中說明并描述了具體實(shí)施方式
，但本領(lǐng)域的普通技術(shù)人員應(yīng)理解，在不背離本發(fā)明的范圍的情況下，針對(duì)所示和所描述的特定實(shí)施方式可以替換各種可選和/或等同的實(shí)施。該申請(qǐng)旨在涵蓋本文所討論的具體實(shí)施方式
的任何調(diào)整或變化。因此，本發(fā)明旨在僅由權(quán)利要求和其等價(jià)物限制。
權(quán)利要求
1.一種裝置，包括 觸發(fā)器，包括觸發(fā)器數(shù)據(jù)輸入端子和觸發(fā)器時(shí)鐘輸入端子； 控制電路，包括控制電路數(shù)據(jù)輸入端子和控制電路時(shí)鐘輸入端子； 其中，所述控制電路被配置為在所述裝置的數(shù)據(jù)處理模式下將來自所述控制電路數(shù)據(jù)輸入端子的弓I入數(shù)據(jù)信號(hào)路由至所述觸發(fā)器數(shù)據(jù)輸入端子，將來自所述控制電路時(shí)鐘輸入端子的引入時(shí)鐘信號(hào)路由至所述觸發(fā)器時(shí)鐘輸入端子，并且在所述裝置的數(shù)據(jù)保留模式下，獨(dú)立于所述引入數(shù)據(jù)信號(hào)的值將第一給定固定信號(hào)值應(yīng)用于所述觸發(fā)器數(shù)據(jù)輸入端子，并獨(dú)立于所述引入時(shí)鐘信號(hào)的值將第二給定固定信號(hào)值應(yīng)用于所述觸發(fā)器時(shí)鐘輸入端子。
2.根據(jù)權(quán)利要求I所述的裝置，其中，所述裝置被配置為在所述數(shù)據(jù)保留模式下使用于驅(qū)動(dòng)數(shù)據(jù)信號(hào)的第一驅(qū)動(dòng)器和用于驅(qū)動(dòng)時(shí)鐘信號(hào)的第二驅(qū)動(dòng)器不起作用。
3.根據(jù)權(quán)利要求I所述的裝置，其中，所述觸發(fā)器包括主鎖存器和從鎖存器，并且所述裝置被配置為在所述數(shù)據(jù)保留模式下保持所述主鎖存器和所述從鎖存器的電源電壓，使得在所述數(shù)據(jù)保留模式下，所述主鎖存器和所述從鎖存器是運(yùn)行著的。
4.根據(jù)權(quán)利要求I所述的裝置，其中，所述觸發(fā)器包括主鎖存器和從鎖存器，且所述裝置在所述主鎖存器和所述從鎖存器的外部無反饋。
5.根據(jù)權(quán)利要求I所述的裝置，其中，所述控制電路包括被配置為接收模式選擇信號(hào)的模式選擇輸入端子，所述控制電路被配置為組合所述模式選擇信號(hào)與所述引入時(shí)鐘信號(hào)和所述弓I入數(shù)據(jù)信號(hào)，并且所述控制電路進(jìn)一步被配置為在所述數(shù)據(jù)處理模式和所述數(shù)據(jù)保留模式下將所述模式選擇信號(hào)與所述引入時(shí)鐘信號(hào)的組合結(jié)果提供給所述觸發(fā)器時(shí)鐘輸入端子，并將所述模式選擇信號(hào)與所述引入數(shù)據(jù)信號(hào)的組合結(jié)果提供給所述觸發(fā)器數(shù)據(jù)輸入端子。
6.根據(jù)權(quán)利要求5所述的裝置，其中，所述模式選擇信號(hào)的第一信號(hào)值對(duì)應(yīng)于所述數(shù)據(jù)處理模式，所述模式選擇信號(hào)的第二信號(hào)值對(duì)應(yīng)于所述數(shù)據(jù)保留模式，并且所述控制電路被配置為組合所述模式選擇信號(hào)與所述引入時(shí)鐘信號(hào)，使得對(duì)于所述模式選擇信號(hào)的所述第一信號(hào)值，所述模式選擇信號(hào)與所述引入數(shù)據(jù)信號(hào)的組合結(jié)果遵循所述引入數(shù)據(jù)信號(hào)，所述模式選擇信號(hào)與所述引入時(shí)鐘信號(hào)的組合結(jié)果遵循所述引入時(shí)鐘信號(hào)，對(duì)于所述模式選擇信號(hào)的所述第二信號(hào)值，所述模式選擇信號(hào)與所述引入數(shù)據(jù)信號(hào)的組合結(jié)果為獨(dú)立于所述引入數(shù)據(jù)信號(hào)的狀態(tài)的所述第一給定固定信號(hào)值，所述模式選擇信號(hào)與所述引入時(shí)鐘信號(hào)的組合結(jié)果為獨(dú)立于所述引入時(shí)鐘信號(hào)的狀態(tài)的所述第二給定固定信號(hào)值。
7.根據(jù)權(quán)利要求5所述的裝置，其中，所述控制電路被配置為使得所述模式選擇信號(hào)與所述引入數(shù)據(jù)信號(hào)的組合包括第一 NAND操作，并且所述模式選擇信號(hào)與所述引入時(shí)鐘信號(hào)的組合包括第二 NAND操作。
8.根據(jù)權(quán)利要求I所述的裝置，其中，所述裝置被配置為在所述數(shù)據(jù)處理模式下且緊接在切換到所述數(shù)據(jù)保留模式之前，將在所述觸發(fā)器時(shí)鐘輸入端子上引導(dǎo)的所述時(shí)鐘信號(hào)的信號(hào)值設(shè)定為等于所述第二給定固定信號(hào)值的信號(hào)值，使得在從所述數(shù)據(jù)處理模式切換至所述數(shù)據(jù)保留模式時(shí)，所述觸發(fā)器時(shí)鐘輸入端子上的信號(hào)保持不變。
9.根據(jù)權(quán)利要求I所述的裝置，其中，所述觸發(fā)器包括主鎖存器、從鎖存器和在所述主鎖存器與所述從鎖存器之間的開關(guān)元件，所述開關(guān)元件耦接至所述觸發(fā)器時(shí)鐘輸入端子，并被配置為使得對(duì)于所述第二固定信號(hào)值，所述開關(guān)元件處于高阻抗?fàn)顟B(tài)，使得在所述數(shù)據(jù)保存模式下，所述主鎖存器與所述從鎖存器隔離。
10.根據(jù)權(quán)利要求I所述的裝置，其中，所述觸發(fā)器包括另一觸發(fā)器輸入端子，所述控制電路包括另一控制電路輸入端子，并且所述控制電路被配置為在所述數(shù)據(jù)處理模式下將來自所述另一控制電路輸入端子的另一引入信號(hào)路由至所述另一觸發(fā)器輸入端子，并在所述數(shù)據(jù)保留模式下獨(dú)立于所述另一引入信號(hào)的值將第三給定固定信號(hào)值應(yīng)用于所述另一觸發(fā)器輸入端子。
11.根據(jù)權(quán)利要求10所述的裝置，其中，所述另一控制電路輸入端子為控制電路復(fù)位輸入端子，且所述另一觸發(fā)器輸入端子為觸發(fā)器復(fù)位輸入端子，并且所述另一引入信號(hào)為復(fù)位號(hào)。
12.根據(jù)權(quán)利要求10所述的裝置，其中，所述另一控制電路輸入端子為控制電路使能或掃描輸入端子，且所述另一觸發(fā)器輸入端子為觸發(fā)器使能或掃描輸入端子，并且所述另一引入信號(hào)為使能或掃描信號(hào)。
13.根據(jù)權(quán)利要求I所述的裝置，還包括 包括又一觸發(fā)器時(shí)鐘輸入端子的又一觸發(fā)器； 其中，所述觸發(fā)器的觸發(fā)器時(shí)鐘輸入端子和所述又一觸發(fā)器的又一觸發(fā)器時(shí)鐘輸入端子一起耦接至所述控制電路的共用端子，在所述共用端子上，在所述數(shù)據(jù)保留模式下，所述控制電路被配置為提供所述第二給定固定信號(hào)值。
14.根據(jù)權(quán)利要求I所述的裝置，其中，所述觸發(fā)器包括主鎖存器，所述主鎖存器的狀態(tài)在所述數(shù)據(jù)保留模式下不變，并且所述主鎖存器的晶體管被配置為使得對(duì)于所述主鎖存器在所述數(shù)據(jù)保存模式下的狀態(tài)，所述主鎖存器的電流消耗小于等于所述主鎖存器在所述數(shù)據(jù)處理模式的狀態(tài)下的電流消耗。
15.一種裝置,包括 包含第一數(shù)據(jù)輸入裝置和第一時(shí)鐘輸入裝置的用于存儲(chǔ)狀態(tài)的裝置； 包含第二數(shù)據(jù)輸入裝置和第二時(shí)鐘輸入裝置的用于控制的裝置； 其中，所述用于控制的裝置被配置為在所述裝置的數(shù)據(jù)處理模式下將來自所述第二數(shù)據(jù)輸入裝置的引入數(shù)據(jù)信號(hào)和來自所述第二時(shí)鐘輸入裝置的引入時(shí)鐘信號(hào)路由至所述第一時(shí)鐘輸入裝置，并在所述裝置的數(shù)據(jù)處理模式下將獨(dú)立于所述引入數(shù)據(jù)信號(hào)的值的第一給定固定信號(hào)值應(yīng)用于所述第一數(shù)據(jù)輸入裝置，并將獨(dú)立于所述引入時(shí)鐘信號(hào)值的第二給定固定信號(hào)值應(yīng)用于所述第一時(shí)鐘輸入裝置。
16.一種裝置,包括 觸發(fā)器，包含觸發(fā)器數(shù)據(jù)輸入端子、觸發(fā)器時(shí)鐘輸入端子、主鎖存器和從鎖存器； 控制電路，包含控制電路數(shù)據(jù)輸入端子和控制電路時(shí)鐘輸入端子； 其中，所述控制電路被配置為基于第一 NAND功能來組合模式選擇信號(hào)和引入數(shù)據(jù)信號(hào)，并將所述模式選擇信號(hào)和所述引入數(shù)據(jù)信號(hào)的組合結(jié)果提供給所述觸發(fā)器數(shù)據(jù)輸入端子; 其中，所述控制電路被配置為基于第二 NAND功能來組合所述模式選擇信號(hào)和引入時(shí)鐘信號(hào)，并將所述模式選擇信號(hào)和所述引入時(shí)鐘信號(hào)的組合結(jié)果提供給所述觸發(fā)器時(shí)鐘輸入端子；其中，所述裝置被配置為在所述裝置的數(shù)據(jù)處理模式下將所述模式選擇信號(hào)設(shè)定為第一信號(hào)值，所述第一信號(hào)值被選擇為使得對(duì)于所述模式選擇信號(hào)的所述第一信號(hào)值，所述模式選擇信號(hào)和所述引入數(shù)據(jù)信號(hào)的組合結(jié)果取決于所述引入數(shù)據(jù)信號(hào)，并且所述模式選擇信號(hào)和所述引入時(shí)鐘信號(hào)的組合結(jié)果取決于所述引入時(shí)鐘信號(hào)； 其中，所述裝置被配置為在所述裝置的數(shù)據(jù)保存模式下將所述模式選擇信號(hào)設(shè)定為第二信號(hào)值，所述第二信號(hào)值被選擇為使得對(duì)于所述模式選擇信號(hào)的所述第二信號(hào)值，所述模式選擇信號(hào)和所述引入數(shù)據(jù)信號(hào)的組合結(jié)果為獨(dú)立于所述引入數(shù)據(jù)信號(hào)的第一給定固定信號(hào)值，并且所述模式選擇信號(hào)和所述引入時(shí)鐘信號(hào)的組合結(jié)果為獨(dú)立于所述引入時(shí)鐘信號(hào)的第二給定固定信號(hào)值； 其中，所述裝置被配置為在所述數(shù)據(jù)處理模式下且緊接在切換到所述數(shù)據(jù)保留模式之前，將在所述觸發(fā)器時(shí)鐘輸入端子上引導(dǎo)的所述時(shí)鐘信號(hào)的信號(hào)值設(shè)定為等于所述第二給定固定信號(hào)值的信號(hào)值，使得在從所述數(shù)據(jù)處理模式切換至所述數(shù)據(jù)保留模式時(shí)，所述觸發(fā)器時(shí)鐘輸入端子上的信號(hào)保持不變； 其中，所述裝置被配置為在數(shù)據(jù)保留模式下使被配置為驅(qū)動(dòng)數(shù)據(jù)信號(hào)的第一驅(qū)動(dòng)器和被配置為驅(qū)動(dòng)時(shí)鐘信號(hào)的第二驅(qū)動(dòng)器不起作用； 其中，所述裝置被配置為在數(shù)據(jù)保留模式下保持用于所述主鎖存器和所述從鎖存器的電源電壓，使得在所述數(shù)據(jù)保留模式下，所述主鎖存器和所述從鎖存器是運(yùn)行著的； 其中，所述裝置在所述主鎖存器和所述從鎖存器的外部無反饋。
17.一種用于包括觸發(fā)器和控制電路的裝置的方法，所述方法包括 在數(shù)據(jù)處理模式下將來自所述控制電路的控制電路數(shù)據(jù)輸入端子的引入數(shù)據(jù)信號(hào)路由至所述觸發(fā)器的觸發(fā)器數(shù)據(jù)輸入端子，并將來自所述控制電路的控制電路時(shí)鐘輸入端子的引入時(shí)鐘信號(hào)路由至所述觸發(fā)器的觸發(fā)器時(shí)鐘輸入端子；以及 在數(shù)據(jù)保留模式下獨(dú)立于所述引入信號(hào)值將第一給定固定信號(hào)值應(yīng)用于所述觸發(fā)器數(shù)據(jù)輸入端子，并獨(dú)立于所述引入時(shí)鐘信號(hào)值將第二給定固定信號(hào)值應(yīng)用于所述觸發(fā)器時(shí)鐘輸入端子。
18.一種在其上存儲(chǔ)有計(jì)算機(jī)程序的計(jì)算機(jī)可讀數(shù)字存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)程序具有當(dāng)在計(jì)算機(jī)上運(yùn)行時(shí)用于執(zhí)行包括觸發(fā)器和控制電路的裝置的方法的程序代碼，所述方法包括 在所述裝置的數(shù)據(jù)處理模式下將來自所述控制電路的控制電路數(shù)據(jù)輸入端子的引入數(shù)據(jù)信號(hào)路由至所述觸發(fā)器的觸發(fā)器數(shù)據(jù)輸入端子，并將來自所述控制電路的控制電路時(shí)鐘輸入端子的引入時(shí)鐘信號(hào)路由至所述觸發(fā)器的觸發(fā)器時(shí)鐘輸入端子；以及 在所述裝置的數(shù)據(jù)保留模式下獨(dú)立于所述引入數(shù)據(jù)信號(hào)的值將第一給定固定信號(hào)值應(yīng)用于所述觸發(fā)器輸入端子，并獨(dú)立于所述引入時(shí)鐘信號(hào)的值將第二給定固定信號(hào)值應(yīng)用于所述觸發(fā)器時(shí)鐘輸入端子。
全文摘要
本發(fā)明公開了具有數(shù)據(jù)保留模式和數(shù)據(jù)處理模式的裝置，該裝置包括觸發(fā)器和控制電路。觸發(fā)器包括觸發(fā)器數(shù)據(jù)輸入端子和觸發(fā)器時(shí)鐘輸入端子?？刂齐娐钒刂齐娐窋?shù)據(jù)輸入端子和控制電路時(shí)鐘輸入端子?？刂齐娐繁慌渲脼樵谘b置的數(shù)據(jù)處理模式下將來自控制電路數(shù)據(jù)輸入端子的引入數(shù)據(jù)信號(hào)路由至觸發(fā)器數(shù)據(jù)輸入端子，并將來自控制電路時(shí)鐘輸入端子的引入時(shí)鐘信號(hào)路由至觸發(fā)器時(shí)鐘輸入端子，并在裝置的數(shù)據(jù)保留模式下獨(dú)立于引入數(shù)據(jù)信號(hào)值將第一給定固定信號(hào)值應(yīng)用于觸發(fā)器數(shù)據(jù)輸入端子，并將獨(dú)立于引入時(shí)鐘信號(hào)值將第二給定固定信號(hào)值應(yīng)用于觸發(fā)器時(shí)鐘輸入端子。
文檔編號(hào)H03K19/00GK102891675SQ201210252210
公開日2013年1月23日 申請(qǐng)日期2012年7月19日 優(yōu)先權(quán)日2011年7月21日
發(fā)明者羅斯威特·德佩, 安東·胡貝爾, 托馬斯·庫埃納蒙德 申請(qǐng)人:英飛凌科技股份有限公司