專利名稱：一種自檢測數(shù)字自動(dòng)增益控制方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種自動(dòng)增益控制(automatic gain control,簡稱AGC)方法及電路，特別涉及ー種自檢測數(shù)字自動(dòng)增益控制方法及電路。
背景技術(shù)：
自動(dòng)增益控制(AGC)電路是無線通信系統(tǒng)中不可或缺的功能単元，其作用是將輸入信號(hào)的幅度調(diào)節(jié)到后級(jí)電路的適應(yīng)范圍內(nèi)。如圖I所示，數(shù)字AGC電路通常與可變?cè)鲆娣糯笃?variable gain amplifier,簡稱 VGA)電路、一位模數(shù)變換器(Analog-to-Dig italConverter，簡稱ADC)電路組成環(huán)路系統(tǒng)。數(shù)字AGC電路的功能是計(jì)算AGC輸入信號(hào)(也就是ADC輸出信號(hào)，簡稱MAG或MAG信號(hào))的幅度，并且與事先設(shè)定的幅度窗ロ相比較，從而輸出反饋信號(hào)給VGA。傳統(tǒng)的數(shù)字AGC電路實(shí)現(xiàn)方式往往是通過數(shù)倍于MAG信號(hào)的時(shí)鐘信號(hào)(簡稱CLK)來采樣(如CLK頻率是MAG頻率的4倍左右)，從而在一段時(shí)間內(nèi)(如512個(gè)時(shí)鐘周期)得到MAG信號(hào)處于高電平的時(shí)鐘周期數(shù)M，那么近似計(jì)算出MAG信號(hào)的幅度為M/512，所以容易看出數(shù)字AGC電路受制于CLK頻率；另一個(gè)缺陷是傳統(tǒng)的實(shí)現(xiàn)方式達(dá)到信號(hào)穩(wěn)定時(shí)間較長。

發(fā)明內(nèi)容
本發(fā)明的目的是實(shí)現(xiàn)快速計(jì)算AGC輸入信號(hào)的幅度，并且通過數(shù)字AGC電路實(shí)現(xiàn)增益控制，從而快速達(dá)到反饋并且使VGA最終穩(wěn)定于期望值的效果，以克服背景技術(shù)中現(xiàn)有技術(shù)的不足。為了實(shí)現(xiàn)本發(fā)明的發(fā)明目的，通過采用如下技術(shù)方案來實(shí)現(xiàn)
ー種自檢測數(shù)字自動(dòng)增益控制方法，包括以下步驟
第一歩，將AGC輸入信號(hào)通過延遲單元電路和脈沖生成電路生成脈沖CLK_1、CLK_2、…CLK_N，通過這些脈沖去觸發(fā)相對(duì)應(yīng)的寄存器Re_l、Re_2、…Re_N來采樣AGC輸入信號(hào)；如果輸入的模擬信號(hào)幅度小于參考電平，AGC輸入信號(hào)一直為低電平，即沒有脈沖生成，那么相對(duì)應(yīng)的觸發(fā)器的輸出為O ;
第二步，通過對(duì)AGC輸入信號(hào)的逐級(jí)延遲，獲得相對(duì)應(yīng)的脈沖信號(hào)，延遲由延遲單元電路的結(jié)構(gòu)決定；
第三步，用主時(shí)鐘控制增益的計(jì)算過程，來生成控制電路，向VGA電路反饋AGC輸出信號(hào)。特別地，所述的延遲單元以及脈沖生成単元主要是由數(shù)字門構(gòu)成，并且需要滿足關(guān)系η * d彡Ratio * T,其中η為延遲單元和脈沖生成單元的個(gè)數(shù)，d為延遲單元的傳輸延遲，T為AGC輸入信號(hào)的周期，Ratio為高電平脈寬占信號(hào)周期的百分比，其中O< Ratio ^ I0特別地，數(shù)字AGC電路中設(shè)置了窗ロ，其中窗ロ設(shè)置有窗ロ高值和窗ロ低值，當(dāng)N值大于窗ロ高值時(shí)，數(shù)字AGC電路反饋減小AGC輸出信號(hào)，使VGA輸出逐步減??；·Ν值小于窗ロ低值時(shí)，數(shù)字AGC電路反饋增大AGC輸出信號(hào)，使VGA輸出逐步增大值介于兩者之間時(shí)，數(shù)字AGC電路反饋保持AGC輸出信號(hào)，使VGA輸出信號(hào)保持穩(wěn)定。ー種自檢測數(shù)字自動(dòng)增益控制電路，包括延遲單元電路、脈沖生成電路、寄存器電路、控制電路，其中寄存器電路由寄存器一、組合邏輯單元、寄存器ニ組成，寄存器ー的Q端和寄存器ニ的D端通過組合邏輯單元連接，寄存器ニ的Q端連接到控制電路；AGC輸入信號(hào)一路連接寄存器ー的D端；AGC輸入信號(hào)另一路通過延遲単元電路和脈沖生成電路生成脈沖，通過這些脈沖去觸發(fā)相對(duì)應(yīng)的寄存器ー來采樣AGC輸入信號(hào)，通過組合邏輯單元傳輸給寄存器ニ，同時(shí)主時(shí)鐘信號(hào)觸發(fā)寄存器ニ，所得寄存器ニ的信號(hào)傳輸給控制電路，再由控制電路輸出AGC輸出信號(hào)。特別地，所述延遲単元電路由N個(gè)延遲單元組成，所述脈沖生成電路由N個(gè)脈沖生成單元組成、所述寄存器電路由N組寄存器一、組合邏輯單元、寄存器ニ組成，AGC輸入信號(hào)通過延遲單元電路和脈沖生成電路生成脈沖CLK_1、CLK_2、…CLK_N，通過這些脈沖 去觸發(fā)相對(duì)應(yīng)的寄存器ー Rel_l、Rel_2、…Rel_N來采樣AGC輸入信號(hào)，通過組合邏輯單元傳輸給對(duì)應(yīng)的寄存器ニ Re2_l、Re2_2、-Re2_N,同時(shí)主時(shí)鐘信號(hào)觸發(fā)寄存器ニ Re2_l、Re2_2、…Re2_N，所得寄存器ニ的信號(hào)傳輸給控制電路。特別地，所述延遲単元電路由時(shí)鐘反相器串聯(lián)構(gòu)成。本發(fā)明的有益效果在干
第一、能夠快速計(jì)算出AGC輸入信號(hào)的幅度，并且快速反饋給VGA電路。以10M(時(shí)鐘周期為100ns)的AGC輸入信號(hào)和40M(時(shí)鐘周期為25ns)的AGC輸入信號(hào)的采樣時(shí)鐘來說明，傳統(tǒng)的實(shí)現(xiàn)方法計(jì)算一次AGC輸入信號(hào)的幅度值需要12. Sus (以512個(gè)時(shí)鐘周期為ー個(gè)采樣周期)，但是用本發(fā)明的方法，50ns (即O. 05us)就能計(jì)算出AGC輸入信號(hào)的幅度值，也就是說最終達(dá)到AGC輸入信號(hào)穩(wěn)定所需要的時(shí)間只有Ius或者幾u(yù)s，而這在傳統(tǒng)方法中連一次信號(hào)幅度都沒有計(jì)算出來。第二、對(duì)時(shí)鐘信號(hào)頻率的依賴性大大降低，本發(fā)明的方法表明只要時(shí)鐘頻率不大于模擬信號(hào)頻率的2倍都可以；
第三、通過本發(fā)明的方法也可以較準(zhǔn)確的計(jì)算出AGC輸入信號(hào)的幅度值，甚至占空
比；
第四、可以根據(jù)信號(hào)頻率修改相應(yīng)的延遲電路，具有較強(qiáng)的靈活性；
第五、可以對(duì)某種頻率范圍內(nèi)的信號(hào)值采用一種延遲，具有一定的通用性，比如IOM以下信號(hào)都采用Ins的延遲。


圖I是現(xiàn)有技術(shù)及本發(fā)明基于的環(huán)路系統(tǒng)結(jié)構(gòu)示意 圖2是本發(fā)明涉及的數(shù)字自動(dòng)增益控制電路結(jié)構(gòu)示意 圖3是本發(fā)明涉及的數(shù)字自動(dòng)增益控制電路中脈沖采樣ADC輸出信號(hào)的波形示意圖。其中，圖I至圖3的符號(hào)說明如下
UVGA電路，2、ADC電路，3、數(shù)字AGC電路，31、組合邏輯單元，32、控制電路；41、相鄰兩個(gè)脈沖之間的延遲；MAG、AGC輸入信號(hào)，AGC_0UT[4:0]、AGC輸出信號(hào)，Main_CLK、主時(shí)鐘信號(hào)，R_High、窗ロ高值，R_Low、窗ロ低值，DL、延遲單元，PL、脈沖生成単元，Rel、寄存器一，Re2、寄存器ニ，CLK_、脈沖，CLK、時(shí)鐘信號(hào)，M、時(shí)鐘周期數(shù)，AS、模擬信號(hào)，Ref、參考電平。
具體實(shí)施例方式如圖I、圖2、圖3所示，分別為本發(fā)明基于的環(huán)路系統(tǒng)結(jié)構(gòu)示意圖、涉及的數(shù)字自動(dòng)增益控制電路結(jié)構(gòu)示意圖、涉及的數(shù)字自動(dòng)增益控制電路中脈沖采樣ADC輸出信號(hào)的波形示意圖。如圖I所示，首先模擬信號(hào)AS通過VGA電路I，由ADC電路2轉(zhuǎn)換成數(shù)字信號(hào)AGC輸入信號(hào)MAG，再通過數(shù)字AGC電路3計(jì)算出AGC輸入信號(hào)MAG的幅度，并且最終反饋給VGA電路I來調(diào)節(jié)幅度。
ー種自檢測數(shù)字自動(dòng)增益控制方法，包括以下步驟
第一歩，將AGC輸入信號(hào)MAG通過延遲單元電路和脈沖生成電路生成脈沖CLK_1、CLK_2、…CLK_N，通過這些脈沖去觸發(fā)相對(duì)應(yīng)的寄存器Re_l、Re_2、…Re_N來采樣AGC輸入信號(hào)MAG ;如果輸入的模擬信號(hào)AS幅度小于參考電平Ref,AGC輸入信號(hào)MAG —直為低電平，即沒有脈沖生成，那么相對(duì)應(yīng)的觸發(fā)器的輸出為O ;也就是在這種情況下，數(shù)字AGC電路3反饋給VGA電路I的值類似于AGC輸入信號(hào)MAG幅度很小的情形。第二步，通過對(duì)AGC輸入信號(hào)MAG的逐級(jí)延遲，獲得相對(duì)應(yīng)的脈沖信號(hào)，延遲由延遲單元電路的結(jié)構(gòu)決定；
第三步，用主時(shí)鐘信號(hào)Main_CLK控制增益的計(jì)算過程，來生成控制電路32，向VGA電路I反饋AGC輸出信號(hào)AGC_0UT[4:0]。通過跨時(shí)鐘域的設(shè)計(jì)方法，用主時(shí)鐘信號(hào)Main_CLK控制増益的計(jì)算過程，這樣AGC輸入信號(hào)MAG對(duì)時(shí)鐘頻率的依賴性比較小，在本發(fā)明中，時(shí)鐘頻率和MAG頻率ー樣或者小于MAG頻率都可以正常工作；如果時(shí)鐘頻率高于MAG頻率，則可以利用常用手段對(duì)時(shí)鐘進(jìn)行分頻。所述的延遲單元DL以及脈沖生成単元PL主要是由數(shù)字門構(gòu)成，并且需要滿足關(guān)系η * d彡Ratio * T,其中η為延遲単元DL和脈沖生成単元PL的個(gè)數(shù)，d為延遲単元DL的傳輸延遲，T為AGC輸入信號(hào)MG的周期，Ratio為高電平脈寬占信號(hào)周期的百分比，其中 O < Ratio く I。例如輸入的模擬信號(hào)AS頻率為10M，那么AGC輸入信號(hào)MAG的頻率為20M，其周期為T=50ns,延遲單元DL的傳輸延遲時(shí)間d=lns,假定Ratio=O. 6,那么η= 30 (50*0.6/1),也就是說需要30個(gè)DL和PL ;同時(shí)說明在ー個(gè)MAG周期檢測到高電平的脈寬在O至30ns，如果高電平脈寬超過30ns，可以認(rèn)為該信號(hào)的幅度非常大。按照上面的方法，如果第N-I個(gè)脈沖檢測到AGC輸入信號(hào)MAG為高電平，如果第N個(gè)脈沖檢測到AGC輸入信號(hào)MAG為低電平，那么可以推算ー個(gè)MAG周期(50ns)高電平脈寬為N-I ns，也就是說控制電路32的輸入值為N-I。數(shù)字AGC電路3中的控制電路32中設(shè)置了窗ロ，其中窗ロ設(shè)置有窗ロ高值R_High和窗ロ低值R_Low，當(dāng)控制電路的輸入值N大于窗ロ高值R_High時(shí)，數(shù)字AGC電路3反饋減小信號(hào)，也就是AGC輸出信號(hào)AGC_0UT[4:0]的值在減小，從而使VGA輸出逐步減小值小于窗ロ低值R_Low時(shí)，數(shù)字AGC電路3反饋增大信號(hào)，也就是AGC輸出信號(hào)AGC_0UT[4:0]的值在増大，從而使VGA輸出逐步增大值介于兩者之間時(shí)，數(shù)字AGC電路3反饋保持信號(hào)，即AGC輸出信號(hào)AGC_0UT[4:0]值保持不變，最終使VGA輸出信號(hào)保持穩(wěn)定。ー種自檢測數(shù)字自動(dòng)增益控制電路，包括延遲單元電路、脈沖生成電路、寄存器電路、控制電路32，其中寄存器電路由寄存器ー Re I、組合邏輯單元31、寄存器ニ Re2組成，寄存器ー Rel的Q端和寄存器ニ Re2的D端通過組合邏輯單元31連接，寄存器ニ Re2的Q端連接到控制電路32 ；AGC輸入信號(hào)MAG —路連接寄存器ー Rel的D端；AGC輸入信號(hào)MAG另一路通過延遲單元電路和脈沖生成電路生成脈沖CLK_，通過這些脈沖CLK_去觸發(fā)相對(duì)應(yīng)的寄存器一 Rel來米樣AGC輸入信號(hào)MAG,通過組合邏輯單兀31傳輸給寄存器ニ Re2,同時(shí)主時(shí)鐘信號(hào)Main_CLK觸發(fā)寄存器ニ Re2，所得寄存器ニ Re2的信號(hào)傳輸給控制電路32，再由控制電路32輸出AGC輸出信號(hào)AGC_0UT [4:0]。所述延遲単元電路由N個(gè)延遲単元DL組成，所述脈沖生成電路由N個(gè)脈沖生成單元PL組成、所述寄存器電路由N組寄存器一 Re I、組合邏輯單元31、寄存器ニ Re2組成，AGC輸入信號(hào)MAG通過延遲單元電路和脈沖生成電路生成脈沖CLK_1、CLK_2、…CLK_N，通 過這些脈沖CLK_1、CLK_2、…CLK_N去觸發(fā)相對(duì)應(yīng)的寄存器ー Rel_l、Rel_2、-Rel_N來采樣AGC輸入信號(hào)MAG，通過組合邏輯單元31傳輸給對(duì)應(yīng)的寄存器ニ Re2_l、Re2_2、…Re2_N，同時(shí)主時(shí)鐘信號(hào)Main_CLK觸發(fā)寄存器ニ Re2_l、Re2_2、…Re2_N，所得寄存器ニ的信號(hào)傳輸給控制電路32。所述延遲単元電路由時(shí)鐘反相器串聯(lián)構(gòu)成。因?yàn)檫@些時(shí)鐘反相器對(duì)PVT (Process、Voltage、Temperature,即エ藝、電壓、溫度)影響不太敏感，transition時(shí)間(即跳變時(shí)間)比較平衡，并且它們的驅(qū)動(dòng)能力較強(qiáng)，通常數(shù)字電路中它們都用于時(shí)鐘樹綜合。上面的延遲單元電路是基于數(shù)字AGC電路3工作于典型條件(Typical)的情況下，如果由于外界的PVT變化導(dǎo)致數(shù)字AGC電路3工作于最差條件(worst case)的情況下，那么電路的延遲會(huì)有一些增大，但是對(duì)于中低頻信號(hào)影響不會(huì)太大。例如IOM的模擬信號(hào)AS，MAG的周期為50ns，我們選擇的窗ロ為10 20，也就是說如果數(shù)字AGC電路3工作于Typical的情況下延遲電路為Ins吋，AGC輸入信號(hào)MAG高電平維持穩(wěn)定的時(shí)間應(yīng)該在20% 40%(時(shí)間為10 20ns) ,worst case情況下是I. 5ns, AGC輸入信號(hào)MAG高電平維持穩(wěn)定的時(shí)間應(yīng)該在30% 60%(時(shí)間為20 30ns)。另外，從電路實(shí)現(xiàn)的角度來說，通過以上的準(zhǔn)備工作，利用數(shù)字集成電路的典型設(shè)計(jì)流程，從前端verilog代碼的綜合至后端版圖布局布線的周期非常短，很容易實(shí)現(xiàn)，因?yàn)樵撾娐返囊?guī)模比較小，主流EDA工具很容易達(dá)到設(shè)計(jì)要求。
權(quán)利要求
1.一種自檢測數(shù)字自動(dòng)增益控制方法，其特征在于包括以下步驟 第一步，將AGC輸入信號(hào)(MAG)通過延遲單元電路和脈沖生成電路生成脈沖CLK_1、CLK_2、…CLK_N，通過這些脈沖去觸發(fā)相對(duì)應(yīng)的寄存器Re_l、Re_2、…Re_N來采樣AGC輸入信號(hào)(MAG);如果輸入的模擬信號(hào)(AS)幅度小于參考電平(Ref), AGC輸入信號(hào)(MAG) —直為低電平，即沒有脈沖生成，那么相對(duì)應(yīng)的觸發(fā)器的輸出為O ; 第二步，通過對(duì)AGC輸入信號(hào)(MAG)的逐級(jí)延遲，獲得相對(duì)應(yīng)的脈沖信號(hào)，延遲由延遲單元電路的結(jié)構(gòu)決定； 第三步，用主時(shí)鐘信號(hào)(Main_CLK)控制增益的計(jì)算過程，來生成控制電路(32)，向VGA電路(I)反饋46(輸出信號(hào)(么6(_0^'[4:0])。
2.如權(quán)利要求I所述的自檢測數(shù)字自動(dòng)增益控制方法，其特征在于所述的延遲單元(DL)以及脈沖生成單元(PL)主要是由數(shù)字門構(gòu)成，并且需要滿足關(guān)系n * d ( Ratio * T，其中n為延遲單元(DL)和脈沖生成單元(PL)的個(gè)數(shù)，d為延遲單元(DL)的傳輸延遲，T為AGC輸入信號(hào)(MAG)的周期，Ratio為高電平脈寬占信號(hào)周期的百分比，其中0< Ratio ^ I。
3.如權(quán)利要求I所述的自檢測數(shù)字自動(dòng)增益控制方法，其特征在于數(shù)字AGC電路(3)中設(shè)置了窗口，其中窗口設(shè)置有窗口高值(R_High)和窗口低值(R_Low)，當(dāng)N值大于窗口高值(R_High)時(shí)，數(shù)字AGC電路(3)反饋減小AGC輸出信號(hào)(AGC_0UT[4:0])，使VGA輸出逐步減??；當(dāng)N值小于窗口低值(R_Low)時(shí)，數(shù)字AGC電路(3)反饋增大AGC輸出信號(hào)(AGC_OUT [4:0])，使VGA輸出逐步增大；當(dāng)N值介于兩者之間時(shí)，數(shù)字AGC電路(3)反饋保持AGC輸出信號(hào)(AGC_0UT [4:0])，使VGA輸出信號(hào)保持穩(wěn)定。
4.一種自檢測數(shù)字自動(dòng)增益控制電路，其特征在于包括延遲單元電路、脈沖生成電路、寄存器電路、控制電路(32)，其中寄存器電路由寄存器一(Rel)、組合邏輯單元(31)、寄存器二( Re2 )組成，寄存器一(Re I)的Q端和寄存器二( Re2 )的D端通過組合邏輯單元(31)連接，寄存器二(Re2)的Q端連接到控制電路(32) ;AGC輸入信號(hào)(MAG) —路連接寄存器一(Rel)的D端；AGC輸入信號(hào)(MAG)另一路通過延遲單元電路和脈沖生成電路生成脈沖(CLK_)，通過這些脈沖(CLK_)去觸發(fā)相對(duì)應(yīng)的寄存器一(Rel)來采樣AGC輸入信號(hào)(MAG)，通過組合邏輯單元(31)傳輸給寄存器二(Re2)，同時(shí)主時(shí)鐘信號(hào)(Main_CLK)觸發(fā)寄存器二(Re2)，所得寄存器二(Re2)的信號(hào)傳輸給控制電路(32)，再由控制電路(32)輸出AGC輸出信號(hào)(46(_0爪[4:0])。
5.如權(quán)利要求4所述的自檢測數(shù)字自動(dòng)增益控制電路，其特征在于所述延遲單元電路由N個(gè)延遲單元(DL)組成，所述脈沖生成電路由N個(gè)脈沖生成單元(PL)組成、所述寄存器電路由N組寄存器一(Rel)、組合邏輯單元(31)、寄存器二(Re2)組成，AGC輸入信號(hào)(MAG)通過延遲單元電路和脈沖生成電路生成脈沖CLK_1、CLK_2、…CLK_N，通過這些脈沖CLK_1、CLK_2、…CLK_N去觸發(fā)相對(duì)應(yīng)的寄存器一 Rel_l、Rel_2、"ielN來采樣AGC輸入信號(hào)(MAG)，通過組合邏輯單元(31)傳輸給對(duì)應(yīng)的寄存器二 Re2_l、Re2_2、…Re2_N，同時(shí)主時(shí)鐘信號(hào)(Main_CLK)觸發(fā)寄存器二 Re2_l、Re2_2、…Re2_N，所得寄存器二的信號(hào)傳輸給控制電路(32 )。
6.如權(quán)利要求4或5所述的自檢測數(shù)字自動(dòng)增益控制電路，其特征在于所述延遲單元電路由時(shí)鐘反相器串聯(lián)構(gòu)成。
全文摘要
本發(fā)明公開了一種自檢測數(shù)字自動(dòng)增益控制方法及電路，方法包括將AGC輸入信號(hào)通過延遲單元電路和脈沖生成電路生成脈沖，通過這些脈沖去觸發(fā)相對(duì)應(yīng)的寄存器來采樣AGC輸入信號(hào)；通過對(duì)AGC輸入信號(hào)的逐級(jí)延遲，獲得相對(duì)應(yīng)的脈沖信號(hào)；用主時(shí)鐘控制增益的計(jì)算過程，來生成控制電路，向VGA電路反饋AGC輸出信號(hào)。電路包括延遲單元電路、脈沖生成電路、寄存器電路、控制電路，其中寄存器電路由寄存器一、組合邏輯單元、寄存器二組成，AGC輸入信號(hào)通過延遲單元電路和脈沖生成電路生成脈沖進(jìn)行觸發(fā)和采樣。其優(yōu)點(diǎn)在于能夠快速計(jì)算出AGC輸入信號(hào)的幅度，并且快速反饋給VGA電路；對(duì)時(shí)鐘信號(hào)頻率的依賴性大大降低等。
文檔編號(hào)H03G3/20GK102739177SQ20121024675
公開日2012年10月17日 申請(qǐng)日期2012年7月17日 優(yōu)先權(quán)日2012年7月17日
發(fā)明者葉靜, 尹莉, 馬杰 申請(qǐng)人:中科芯集成電路股份有限公司